一种基于FPGA的电路延迟系统技术方案

本发明专利技术提供的一种基于FPGA的电路延迟系统，其特征在于，使用FPGA的逻辑门电路元件产生信号延迟，包括串联的N1个粗粒度延迟模块以及串联的N2个细粒度延迟模块，通过粗粒度延迟控制信号从N1个粗粒度延迟模块中选择n1个粗粒度延迟模块，通过细粒度延迟控制信号从N2个细粒度延迟模块中选择n2个细粒度延迟模块，输入信号先经过n1个粗粒度延迟模块后再经过n2个细粒度延迟模块产生最后的输出信号。本发明专利技术通过FPGA实现了一个可调的信号延迟系统，甚至可以达到皮秒级延迟。单个门电路延迟时间由不同厂家不同芯片的制造工艺决定。本发明专利技术仅使用FPGA门电路延迟实现，通过调整使用的门电路数量，可以完成皮秒级信号延迟效果，成本较低。成本较低。成本较低。

【技术实现步骤摘要】
一种基于FPGA的电路延迟系统


[0001]本专利技术涉及一种基于FPGA的电路延迟器。

技术介绍

[0002]精确控制信号延迟在很多分布式系统中有着广泛的应用。由于电路布线存在传输延迟，信号经过不同电路布线长度最终输出会造成不同的延迟，对于时间同步要求高的系统会因此受到较大影响。对于相关同步问题，延迟电路是一个应用广泛的解决方案。
[0003]常见的多路信号同步需要时钟信号进行辅助，再通过电路布线优化或加减电路元件的方式来更改信号延迟。这种延迟电路虽然精度高，但是灵活性较低，调整难度较大。除了这种延迟方式，通过一些现成的延迟模块，也可以有效地实现信号同步，但是延迟模块成本较高，一些轻量级的同步电路使用该模块并不必要。

技术实现思路

[0004]本专利技术的目的是：现有的延迟电路精度高但是灵活性较低，或者现有的延迟模块成本较高。
[0005]为了达到上述目的，本专利技术的技术方案是提供了一种基于FPGA的电路延迟系统，其特征在于，使用FPGA的任意逻辑门电路元件产生信号延迟，包括串联的N1个粗粒度延迟模块以及串联的N2个细粒度延迟模块，每个粗粒度延迟模块由M1个逻辑门串联而成，每个细粒度延迟模块由M2个逻辑门串联而成，M1＞＞M2，通过粗粒度延迟控制信号从N1个粗粒度延迟模块中选择n1个粗粒度延迟模块，0≤n1≤N1，通过细粒度延迟控制信号从N2个细粒度延迟模块中选择n2个细粒度延迟模块，0≤n2≤N2，输入信号先经过n1个粗粒度延迟模块后再经过n2个细粒度延迟模块产生最后的输出信号。
[0006]优选地，所述粗粒度延迟模块中逻辑门的个数M1为所述细粒度延迟模块中逻辑门的个数M2的整数倍。
[0007]优选地，还包括粗粒度延迟选择模块以及细粒度延迟选择模块，其中：
[0008]粗粒度延迟选择模块包括(N1+1)个粗粒度输入引脚、一个粗粒度控制信号输入引脚以及一个粗粒度输出引脚，其中：(N1+1)个粗粒度输入引脚与不同串联个数的粗粒度延迟模块相连，其中，有一个粗粒度输入引脚不与任何粗粒度延迟模块相连，通过经由粗粒度控制信号输入引脚输入的所述粗粒度延迟控制信号使得输入信号经由相应个数串联的粗粒度延迟模块或者不经由任何粗粒度延迟模块输入对应的粗粒度输入引脚后，再由粗粒度输出引脚形成输入给所述细粒度延迟选择模块的输出信号；
[0009]细粒度延迟选择模块包括(N2+1)个细粒度输入引脚、一个细粒度控制信号输入引脚以及一个细粒度输出引脚，其中：(N2+1)个粗粒度输入引脚与不同串联个数的细粒度延迟模块相连，其中，有一个细粒度输入引脚不与任何细粒度延迟模块相连，通过经由细粒度控制信号输入引脚输入的所述细粒度延迟控制信号使得所述粗粒度延迟选择模块输出的信号经由相应个数串联的细粒度延迟模块或者不经由任何细粒度延迟模块输入对应的细
粒度输入引脚后，再由细粒度输出引脚形成所述最后的输出信号。
[0010]本专利技术通过FPGA实现了一个可调的信号延迟系统，甚至可以达到皮秒级延迟。单个门电路延迟时间由不同厂家不同芯片的制造工艺决定，一般该延时时间约为几百皮秒。本专利技术仅使用FPGA门电路延迟实现，通过调整使用的门电路数量，可以完成皮秒级信号延迟效果，成本较低。用户还可以根据需要自行调整信号延迟。
附图说明
[0011]图1为FPGA延迟同步电路使用方法及使用效果示意图；
[0012]图2为举例使用非门实现的延迟电路示意图；
[0013]图3为举例使用与门实现的延迟电路示意图；
[0014]图4为延迟调整示意图。
具体实施方式
[0015]下面结合具体实施例，进一步阐述本专利技术。应理解，这些实施例仅用于说明本专利技术而不用于限制本专利技术的范围。此外应理解，在阅读了本专利技术讲授的内容之后，本领域技术人员可以对本专利技术作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
[0016]在本专利技术中采用了如下技术术语：FPGA：Field Programmable Gate Array现场可编程门阵列；LUT：Look
‑
Up
‑
Table查找表；RAM：Random Access Memory随机存取存储器；PUF：Physical Unclonable Function物理不可克隆函数；信号延迟：指输入信号通过延迟电路后，输入信号与输出信号间在相位上产生的延迟；实际信号延迟：指输入信号通过延迟电路后产生的实际信号延迟。
[0017]在数字电路中，传输延迟是信号从电路的输入端到达电路的输出端所花费的时间，类似的，门延迟是信号从门电路的输入跳变到输出跳变的时间差。通过串联门电路来实现对数据信号的高精度延迟，是一种针对多路信号输入同步问题的有效解决方案。
[0018]传输延迟有多种实现方式，使用FPGA实现也是其中的一种。经调研，在FPGA上实现的传输延迟主要有两种方案：一是使用门电路元件来实现，即使用了门延迟；二是通过优化电路布线实现。
[0019]在使用FPGA中的门延迟产生信号延迟的实现方案中，比较广泛的是通过FPGA的LUT实现。LUT本质上是一个RAM，在输入不同信号时，信号通过查找表所产生的延迟也相应有所不同。通过增减LUT数量和改变LUT输入都可以改变信号延迟。
[0020]爱立信通过计算实际输入信号间平均需要的延迟，依此计算所需的LUT数量，添加足够的LUT进入数据路径从而实现时序约束，如果一次添加后仍未实现同步，则继续增减LUT数量直到信号同步。北京化工大学也同样通过级联LUT来实现信号延迟，还添加了一个计数器、一个比较器、一个二分法计算模块和一个激励存储模块来实现PUF布线中的自动延迟调整。该方法主要是通过计数器对PUF输出进行响应，将计数结果与比较器中设定的阈值范围比较，根据比较结果输出下一个调整级的调整标志信号，根据标志信号调整PUF延迟部分的输入。直到满足比较器的预设阈值，则停止继续调整。
[0021]在FPGA中通过调整布线产生信号延迟的案例中，大唐移动通信设备有限公司预先
采用综合布线工具对信号经过路径做时序分析，然后通过优化布线的方式改变信号延迟。
[0022]与上述使用FPGA的门电路元件产生信号延迟的实现方法类似，本专利技术使用FPGA的任意逻辑门电路元件均实现。该电路元件在产生信号延迟上的表现与LUT相似，也可由LUT或其他电路元件代替。不同的是，本专利技术使用场景是对普通的多路信号产生延迟，无法像PUF场景中自动得到关于信号延时的统计结果。调整延迟范围需要用户将多路信号导出到示波器进行观察，手动调整多路信号间的延迟。
[0023]如图1所示，本专利技术提出了一种使用FPGA实现高精度信号延迟的新方法，该方法支持大范围/多级别地调整信号延迟。本专利技术使用方法如图1所示，用户只要将周期信号输入给FPGA，通过一个适配FPGA的小键盘给FPGA另外输入延迟控制信号，实现多个级别的延时，最后输出增加了延迟的信号，就可以通过增加延迟的方式本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的电路延迟系统，其特征在于，使用FPGA的任意逻辑门电路元件产生信号延迟，包括串联的N1个粗粒度延迟模块以及串联的N2个细粒度延迟模块，每个粗粒度延迟模块由M1个逻辑门串联而成，每个细粒度延迟模块由M2个逻辑门串联而成，M1＞＞M2，通过粗粒度延迟控制信号从N1个粗粒度延迟模块中选择n1个粗粒度延迟模块，0≤n1≤N1，通过细粒度延迟控制信号从N2个细粒度延迟模块中选择n2个细粒度延迟模块，0≤n2≤N2，输入信号先经过n1个粗粒度延迟模块后再经过n2个细粒度延迟模块产生最后的输出信号。2.如权利要求1所述的一种基于FPGA的电路延迟系统，其特征在于，所述粗粒度延迟模块中逻辑门的个数M1为所述细粒度延迟模块中逻辑门的个数M2的整数倍。3.如权利要求1所述的一种基于FPGA的电路延迟系统，其特征在于，还包括粗粒度延迟选择模块以及细粒度延迟选择模块，其中：粗粒度延迟选择模块包括(N1+1)个粗粒度输入引脚、一个粗粒度控...

【专利技术属性】
技术研发人员：杨智策，严悦励，
申请(专利权)人：上海科技大学，
类型：发明
国别省市：