一种具有SPI接口的高速率低功耗FFT芯片制造技术

本实用新型专利技术公开了一种具有SPI接口的高速率低功耗FFT芯片，包括存储单元、控制寄存器、地址生成单元、蝶形单元和求模模块以及SPI接口模块，其中，所述存储单元通过SPI接口模块接收外部输入信号并分别连接至所述蝶形单元和求模模块；所述控制寄存器通过SPI接口模块连接外部配置信号并分别连接至地址生成单元和存储单元；所述地址生成单元、蝶形单元和求模模块通过与门接收外部时钟信号。本实用新型专利技术利用SPI接口，在实现基本功能的前提下能减少大量IO口，减少芯片面积，节约成本，便于配置。内部流程可由外部配置状态寄存器进行控制，可以随时开启和停止FFT的计算流程，而不会损失数据。据。据。

【技术实现步骤摘要】
一种具有SPI接口的高速率低功耗FFT芯片


[0001]本技术涉及芯片领域，具体涉及一种具有SPI接口的高速率低功耗FFT芯片。

技术介绍

[0002]传统FFT的设计，为了尽可能提高吞吐量，加快数据的实时处理，使用并行输入，并行架构。提升性能固然是本世纪的永恒课题，但这也会带来许多现实问题。首先就是面积过大，特别是IQ两路进行输入时，大量的IO口占据了芯片的主要面积，成为芯片开发和测试的主要负担。其次并行架构使用的大量资源，不仅占用大量面积，还会带来大量功耗。

技术实现思路

[0003]针对现有技术中的上述不足，本技术提供了一种具有SPI接口的高速率低功耗FFT芯片。
[0004]为了达到上述技术目的，本技术采用的技术方案为：
[0005]一种具有SPI接口的高速率低功耗FFT芯片，包括存储单元、控制寄存器、地址生成单元、蝶形单元和求模模块以及SPI接口模块，其中，所述存储单元通过SPI接口模块接收外部输入信号并分别连接至所述蝶形单元和求模模块；所述控制寄存器通过SPI接口模块连接外部配置信号并分别连接至地址生成单元和存储单元；所述地址生成单元、蝶形单元和求模模块通过与门接收外部时钟信号。
[0006]进一步的，所述SPI接口模块包括第一SPI接口、第二SPI接口和第三SPI接口，其中，所述第一SPI接口接收外部I路信号并连接至所述存储单元；所述第二SPI接口接收外部Q路信号并连接至所述存储单元；所述第三SPI接口接收外部配置信号并连接至控制存储器。
[0007]进一步的，所述外部时钟信号连接至所述第三SPI接口，并连接至所述与门的一个输入端，并通过所述与门的输出端连接至所述地址生成单元、蝶形单元和求模模块。
[0008]进一步的，所述控制寄存器还连接至所述与门的另一个输入端。
[0009]本技术具有以下有益效果：
[0010]本技术利用SPI接口，在实现基本功能的前提下能减少大量IO口，减少芯片面积，节约成本，便于配置。内部流程可由外部配置状态寄存器进行控制，可以随时开启和停止FFT的计算流程，而不会损失数据。同时在设计蝶形单元时使用流水线结构，提高时钟频率。采用了门控时钟技术，在传输数据时用高速时钟，并且关掉计算模块的时钟，加快传输速率同时降低功耗。进行蝶形运算和求模运算时用慢时钟，满足时序要求。由此，大大减少了芯片面积，功耗，提高了总体时钟频率和硬件的性能，且易于监视FFT内部状态，实现整个流程的外部可控，而不需要状态机进行自动控制，实现随用随停。
附图说明
[0011]图1为本技术具有SPI接口的高速率低功耗FFT芯片结构示意图。
[0012]图2为传统顺序结构FFT芯片结构示意图。
[0013]图3为本技术实施例SPI模块结构图。
[0014]图4为本技术实施例蝶形单元结构示意图。
[0015]图5为本技术实施例复数乘法模块示意图。
[0016]图6为本技术实施例复数乘法结构图。
[0017]图7为本技术实施例地址模块结构示意图。
[0018]图8为本技术实施例求模模块结构示意图。
具体实施方式
[0019]下面对本技术的具体实施方式进行描述，以便于本
的技术人员理解本技术，但应该清楚，本技术不限于具体实施方式的范围，对本
的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本技术的精神和范围内，这些变化是显而易见的，一切利用本技术构思的技术创造均在保护之列。
[0020]一种具有SPI接口的高速率低功耗FFT芯片，如图1所示，包括存储单元、控制寄存器、地址生成单元、蝶形单元和求模模块以及SPI接口模块，其中，所述存储单元通过SPI接口模块接收外部输入信号并分别连接至所述蝶形单元和求模模块；所述控制寄存器通过SPI接口模块连接外部配置信号并分别连接至地址生成单元和存储单元；所述地址生成单元、蝶形单元和求模模块通过与门接收外部时钟信号。
[0021]传统顺序结构FFT如图2所示，只用一个蝶形单元完成所有的计算，整个计算流程冗长有序使用一块储存空间就可以实现所有数据的暂存，占用最少的资源。关键在于状态机的设计，地址的分级生成，蝶形单元的乘法设计，其工作流程大致如下：
[0022](1)在一个起始脉冲过后，状态机进入读入数据状态，计数器开始计数。
[0023]计数器等于64时，读取结束，开始并行生成4路地址，并从寄存器中依址取出4路数据送入蝶形单元进行流水计算，一开始需要等待几个周期(因流水级数而定)，但是一旦开始输出数据，就会像水流一样连续流出。
[0024](2)在地址生成到有效数据输出的这些周期里，地址必须得到保存，不然等到数据流出时又需要重新生成地址，很浪费资源。
[0025](3)计算完成，数据也保存完成后可以开始往外流出FFT的计算结果，一般我们会需要重新排序，并且计算模值。全部结束后，FFT进入休闲状态，等待下一个起始脉冲。
[0026]上述架构和计算流程都是为了节省资源，减少面积，完成基本的计算功能，但是忽略了由于并行输入和输出带来的大量IO口，几十个pad和IO占用了整个芯片一半以上的面积，传输数据时计算模块依旧开启，并且耗能巨大等问题。
[0027]基于此，在本实施例里，关键在于状态机的设计，地址的分级生成，蝶形单元的乘法设计。
[0028]本实施例里，如图1所示，所述SPI接口模块包括第一SPI接口、第二SPI接口和第三SPI接口，其中，所述第一SPI接口接收外部I路信号并连接至所述存储单元；所述第二SPI接口接收外部Q路信号并连接至所述存储单元；所述第三SPI接口接收外部配置信号并连接至控制存储器，所述外部时钟信号连接至所述第三SPI接口，并连接至所述与门的一个输入端，并通过所述与门的输出端连接至所述地址生成单元、蝶形单元和求模模块，如图3所示
为SPI模块具体示意图，从该图中可以看出所用的三个SPI的模块，其中，
[0029]SPI_config:控制字用到的SPI。
[0030]SPI_mem：读写数据用到的SPI，IQ两路分别使用一个，其中SPI_mem1接收I信号，SPI_mem2接收Q信号。
[0031]可以看到通过mosi，ss，clk，miso等4个端口就可以对内部寄存器进行读写。其他端口是内部走线，控制并且记录内部状态。
[0032]在ss拉低后，mosi开始输入，依次为：2位读写命令，6位读地址，6位写地址，16位串行数据，然后ss拉高，一帧传输结束，一共30个时钟周期。如果读有效，那么在输入数据的同时，miso也开始往外传输数据。
[0033]一帧数据需要30个时钟周期才能完成，拖慢了整体的输入时序。所以蝶形单元使用了多级流水降低组合延时，提高时钟频率，减少总的计算周期。
[0034]所述外部时钟信号连接至所述SPI接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有SPI接口的高速率低功耗FFT芯片，其特征在于，包括存储单元、控制寄存器、地址生成单元、蝶形单元和求模模块以及SPI接口模块，其中，所述存储单元通过SPI接口模块接收外部输入信号并分别连接至所述蝶形单元和求模模块；所述控制寄存器通过SPI接口模块连接外部配置信号并分别连接至地址生成单元和存储单元；所述地址生成单元、蝶形单元和求模模块通过与门接收外部时钟信号。2.根据权利要求1所述的具有SPI接口的高速率低功耗FFT芯片，其特征在于，所述SPI接口模块包括第一SPI接口、第二SPI接口和第三SPI接口，其中，所述第一SPI接口接收外部I路信号并连接至所述存储单元；所述第二S...

【专利技术属性】
技术研发人员：陈治光，
申请(专利权)人：成都通量科技有限公司，
类型：新型
国别省市：