半导体器件制造技术

一种半导体器件可以包括：衬底，所述衬底包括单元区域、外围区域以及位于所述单元区域与所述外围区域之间的边界区域；位线，所述位线设置在所述单元区域上并且在平行于所述衬底的顶表面的第一方向上延伸；位线覆盖图案，所述位线覆盖图案设置在所述位线上；以及边界图案，所述边界图案设置在所述边界区域上。所述位线的端部可以与所述边界图案的第一界面接触，并且所述位线覆盖图案可以包括与所述边界图案相同的材料。界图案相同的材料。界图案相同的材料。

【技术实现步骤摘要】
半导体器件
[0001]相关申请的交叉引用
[0002]本专利申请要求于2021年8月4日在韩国知识产权局提交的韩国专利申请No.10
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2021
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0102342的优先权，其全部内容通过引用合并于此。


[0003]本公开涉及半导体器件及其制造方法，并且具体地，涉及包括设置在单元块中的图案化位线的半导体器件及其制造方法。

技术介绍

[0004]由于半导体器件的小尺寸、多功能性和/或低成本特性，半导体器件在电子产业中是重要元件。半导体器件可以被分类为用于存储数据的半导体存储器件、用于处理数据的半导体逻辑器件以及包括存储元件和逻辑元件的混合半导体器件。
[0005]由于对具有快速速度和/或低功耗的电子装置的需求不断增加，因此对半导体器件的要求是快速操作速度和/或低运行电压。为了满足这些要求，需要增加半导体器件的集成密度。然而，半导体器件的集成密度的增加可能导致半导体器件的可靠性的劣化。另外，随着电子工业的高度发展，对高可靠性半导体器件的需求也在增加。因此，正在进行许多研究以实现高度集成和高度可靠的半导体器件。

技术实现思路

[0006]本专利技术构思的实施例提供了一种半导体器件，所述半导体器件被配置为防止或抑制由图案的线宽的减小引起的图案缺陷。
[0007]根据本专利技术构思的实施例，一种半导体器件可以包括：衬底，所述衬底包括单元区域、外围区域以及位于所述单元区域与所述外围区域之间的边界区域；位线，所述位线设置在所述单元区域上并且在平行于所述衬底的顶表面的第一方向上延伸；位线覆盖图案，所述位线覆盖图案设置在所述位线上；以及边界图案，所述边界图案设置在所述边界区域上。所述位线的端部可以与所述边界图案的第一界面接触，并且所述位线覆盖图案可以包括与所述边界图案相同的材料。
[0008]根据本专利技术构思的实施例，一种半导体器件可以包括：衬底，所述衬底包括单元区域、外围区域以及位于所述单元区域与所述外围区域之间的边界区域；位线，所述位线设置在所述单元区域上并且在平行于所述衬底的顶表面的第一方向上延伸；位线覆盖图案，所述位线覆盖图案位于所述位线上；单元沟槽，所述单元沟槽设置在所述位线之间并且在所述第一方向上从所述单元区域延伸到所述边界区域；以及边界图案，所述边界图案设置在所述边界区域上。所述单元沟槽可以包括延伸到所述边界图案中的第一端部，并且所述位线覆盖图案可以包括与所述边界图案相同的材料。
[0009]根据本专利技术构思的实施例，一种半导体器件可以包括：衬底，所述衬底包括单元区域、外围区域以及位于所述单元区域与所述外围区域之间的边界区域；位线，所述位线设置
在所述单元区域上并且在平行于所述衬底的顶表面的第一方向上延伸；位线覆盖图案，所述位线覆盖图案位于所述位线上；存储节点接触，所述存储节点接触设置在所述位线之间；定位焊盘，所述定位焊盘设置在所述位线覆盖图案和所述存储节点接触上，并且电连接到所述存储节点接触；电容器，所述电容器设置在所述定位焊盘上并且电连接到所述定位焊盘；单元沟槽，所述单元沟槽设置在所述位线之间并且在所述第一方向上从所述单元区域延伸到所述边界区域；以及边界图案，所述边界图案设置在所述边界区域上。所述位线的端部可以与所述边界图案的第一界面接触。所述单元沟槽可以包括延伸到所述边界图案中的第一端部，并且所述位线覆盖图案可以包括与所述边界图案相同的材料。
附图说明
[0010]图1是示出根据本专利技术构思的实施例的半导体器件的框图。
[0011]图2是示出根据本专利技术构思的实施例的半导体器件的一部分(例如，图1的部分“P1”)的俯视图。
[0012]图3至图6是分别沿着图2的线A
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A'、线B
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B'、线C
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C'、线D
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D'截取的截面图。
[0013]图7、图12、图17、图22和图27是示出根据本专利技术构思的实施例的制造半导体器件(具体地，对应于图1的部分“P1”)的方法的俯视图。
[0014]图8、图13、图18、图23和图28是分别沿着图7、图12、图17、图22和图27的线A
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A'截取的截面图。
[0015]图9、图14、图19、图24和图29是分别沿着图7、图12、图17、图22和图27的线B
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B'截取的截面图。
[0016]图10、图15、图20、图25和图30是分别沿着图7、图12、图17、图22和图27的线C
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C'截取的截面图。
[0017]图11、图16、图21、图26和图31是分别沿着图7、图12、图17、图22和图27的线D
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D'截取的截面图。
具体实施方式
[0018]现在将参考附图更全面地描述本专利技术构思的示例实施例，在附图中示出了示例实施例。
[0019]图1是示出根据本专利技术构思的实施例的半导体器件的框图。
[0020]参考图1，半导体器件可以包括单元块CB和外围块PB，外围块PB设置为围绕每个单元块CB。半导体器件可以是存储器件，并且每个单元块CB可以包括单元电路(例如，存储器集成电路)。外围块PB可以包括用于操作单元电路的各种外围电路，并且外围电路可以电连接到单元电路。如本文所使用的，被描述为“电连接”的项被配置为使得电信号可以从一个项传递到另一个项。
[0021]外围块PB可以包括读出放大器电路SA和子字线驱动器电路SWD。在实施例中，读出放大器电路SA可以设置为彼此面对而单元块CB介于它们之间，并且子字线驱动器电路SWD可以设置为彼此面对而单元块CB介于它们之间。外围块PB还可以包括用于驱动读出放大器的电力和接地电路，但本专利技术构思不限于该示例。
[0022]图2是示出根据本专利技术构思的实施例的半导体器件的一部分(例如，图1的部分
“
P1”)的俯视图。图3至图6是分别沿着图2的线A
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A'、线B
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B'、线C
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C'、线D
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D'截取的截面图。
[0023]参考图2至图6，可以提供衬底10。衬底10可以是半导体衬底(例如，硅衬底、锗衬底或硅锗衬底)。衬底10可以包括单元区域CR、外围区域PR以及位于单元区域与外围区域之间的边界区域BR。单元区域CR可以包括中心单元区域CRc和边缘单元区域CRe，边缘单元区域CRe设置在中心单元区域CRc与边界区域BR之间。
[0024]单元区域CR可以是衬底10的其上设置有图1的每个单元块CB的区域，并且外围区域PR可以是衬底10的其上设置有图1的外围块PB的另一区域。边界区域BR可以是衬底10的介于单元区域CR与外围区域PR之间的另一区域。单元区域CR、边界区域BR和外围区域PR可以在平行于衬底10的顶表面的第一方向D1上布置。边界区域BR可以在第二方向D2上延伸，第二方向D2平行于衬底10的顶表面并且不平行于第一方向D1。
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【技术保护点】

【技术特征摘要】
1.一种半导体器件，所述半导体器件包括：衬底，所述衬底包括单元区域、外围区域以及位于所述单元区域与所述外围区域之间的边界区域；位线，所述位线设置在所述单元区域上并且在平行于所述衬底的顶表面的第一方向上延伸；位线覆盖图案，所述位线覆盖图案设置在所述位线上；以及边界图案，所述边界图案设置在所述边界区域上，其中，所述位线的端部与所述边界图案的第一界面接触，并且所述位线覆盖图案包括与所述边界图案相同的材料。2.根据权利要求1所述的半导体器件，其中，所述边界图案的所述第一界面由氮化硅形成。3.根据权利要求1所述的半导体器件，其中，所述边界图案由氮化硅形成。4.根据权利要求1所述的半导体器件，其中，所述位线覆盖图案包括上覆盖图案，并且所述上覆盖图案包括与所述边界图案相同的材料。5.根据权利要求1所述的半导体器件，所述半导体器件还包括位于所述单元区域和所述边界区域上的缓冲图案，其中，所述边界图案设置在所述缓冲图案上。6.根据权利要求1所述的半导体器件，所述半导体器件还包括单元沟槽，所述单元沟槽设置在所述位线之间并且在所述第一方向上从所述单元区域延伸到所述边界区域，其中，所述单元沟槽包括延伸到所述边界图案中的第一端部。7.根据权利要求6所述的半导体器件，其中，所述边界图案的一部分在所述边界区域上形成各个所述单元沟槽的内侧表面的至少一部分。8.根据权利要求7所述的半导体器件，其中，所述边界图案的所述一部分由氮化硅形成。9.根据权利要求6所述的半导体器件，其中，所述单元沟槽的所述第一端部布置为在第二方向上形成锯齿形状，所述第二方向平行于所述衬底的所述顶表面并与所述第一方向交叉。10.根据权利要求6所述的半导体器件，其中，所述单元沟槽的所述第一端部比所述位线的所述端部更靠近所述外围区域。11.一种半导体器件，所述半导体器件包括：衬底，所述衬底包括单元区域、外围区域以及位于所述单元区域与所述外围区域之间的边界区域；位线，所述位线设置在所述单元区域上并且在平行于所述衬底的顶表面的第一方向上延伸；位线覆盖图案，所述位线覆盖图案位于所述位线上；单元沟槽，所述单元沟槽设置在所述位线之间并且在所述第一方向上从所述单元区域延伸到所述边界区域；以及边界图案，所...

【专利技术属性】
技术研发人员：金东完，朴桐湜，朴建熹，朴晙晳，张志熏，张贤禹，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：