电子组装体制造技术

一种电子组装体包括一电路板，该电路板适于与一芯片封装体相电连接，芯片封装体具有一芯片座与多个内引脚，而电路板包括至少一图案化导电层与至少一第一绝缘层。图案化导电层具有至少一第一接垫与至少一第二接垫。第一接垫具有一延伸部，且第一接垫适于与芯片座相电连接，第二接垫适于与这些内引脚至少之一的一端电连接，而适于电连接至第二接垫的该内引脚的另一端在图案化导电层的投影与延伸部至少部分重叠。此外，图案化导电层配置于第一绝缘层的外侧。从而提升了高频信号的传输品质。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种线路板(wiring board)与电子组装体(electronicassembly)，且特别是有关于一种电路板(circuit board)以及包括芯片封装体与电路板的电子组装体。
技术介绍
一般而言，现有用以承载及电连接多个电子元件的线路板，其包括封装基板(package substrate)和电路板，主要是由多层图案化导电层(patternedconductive layer)以及多层绝缘层(insulating layer)交替迭合所构成，其中这些图案化导电层例如由铜箔层(copper foil)经过微影蚀刻定义形成，而这些绝缘层则分别配置于相邻这些图案化导电层之间，用以隔离这些图案化导电层。此外，这些相互重叠的图案化导电层之间透过导电孔道(conductivevia)而彼此电连接。就电路板而言，其表面可配置芯片封装体以形成一电子组装体。芯片封装体与电路板表面的图案化导电层相电连接并藉由电路板内部线路来达到电子信号传递(electrical signal propagation)的目的。图1A绘示现有的一种电子组装体的俯视示意图，图1B绘示图1A的线A-A剖面示意图。请同时参考图1A与图1B，现有电子组装体100包括一四方扁平无引脚(Quad Flat No-lead，QFN)封装型态的芯片封装体110(以下简称QFN封装体)、一电路板120与一焊罩层(solder mask layer)130。QFN封装体110包括一芯片(chip)112、一导线架(leadframe)114、多条焊线(bonding wire)116与一胶体(encapsulant)118。芯片112具有一有源面(activesurface)112a与多个位于有源面112a上的焊垫(bonding pad)112b，导线架114具有一芯片座(chip pad)114a与多个内引脚(inner lead)114b，且芯片112配置于芯片座114a上。芯片座114a与这些内引脚114b藉由这些焊线116而电连接至这些焊垫112b，而胶体118至少包覆芯片112、这些焊线116与部分导线架114。QFN封装体110配置于电路板120上，而电路板120包括两图案化导电层122、一绝缘层124与多个导电孔道126。绝缘层124配置于两图案化导电层122之间，而这些导电孔道126穿过绝缘层124而将两图案化导电层122电连接。由图1A与图1B可知，与QFN封装体110相电连接的图案化导电层122具有一接地接垫(ground pad)122a与多个信号线(signal line)122b(图1A与图1B仅绘示一条)，以使得QFN封装体110的芯片座114a配置于接地接垫122a上，且信号线122b的一端与QFN封装体110的这些内引脚114b的其中之一相电连接。此外，焊罩层130位于与QFN封装体110相电连接的图案化导电层122上，焊罩层130具有一开口132以外露部分信号线122b与接地接垫122a。然而，在高频信号传输下，这些焊线116所产生的感应电感(inducedinductance)将使得信号线122b与相电连接的内引脚114b之间的阻抗不匹配(impedance mismatch)的现象更为严重，进而降低信号线122b与相电连接的内引脚114b之间信号传输的品质。
技术实现思路
本技术的另一目的是提供一种电子组装体，以提升其高频信号的传输品质。为达上述或是其它目的，本技术提出一种电子组装体，包括一芯片封装体与一电路板。芯片封装体包括一芯片、一导线架、多条焊线与一胶体。芯片具有一有源面与多个位于有源面上的焊垫。导线架具有一芯片座与多个内引脚，芯片配置于芯片座上，且芯片座与部分这些内引脚藉由这些焊线而电连接至这些焊垫，而胶体至少包覆芯片、这些焊线与部分导线架。此外，芯片封装体配置于电路板上，且电路板包括至少一图案化导电层与至少一第一绝缘层。图案化导电层具有至少一第一接垫与至少一第二接垫，第一接垫具有一延伸部，且第一接垫与芯片座相电连接。第二接垫与这些内引脚的至少一个的一端相电连接，而电连接至第二接垫的内引脚的另一端在图案化导电层的投影与延伸部至少部分重叠，且图案化导电层配置于第一绝缘层的外侧。为让本技术的上述和其它目的、特征和优点能更明显易懂，下文特举多个实施例，并配合附图，作详细说明如下。附图说明图1A绘示现有的一种电子组装体的俯视示意图；图1B绘示图1A沿着线A-A的剖面示意图；图2A绘示本技术第一实施例的一种电子组装体的俯视示意图；图2B绘示图2A沿着线B-B的剖面示意图；图3绘示本技术第二实施例的一种电子组装体的俯视示意图；图4绘示本技术第三实施例的一种电子组装体的俯视示意图。附图标记说明100、200、300、400电子组装体110、210芯片封装体112、212芯片112a、212a有源面112b、212b焊垫114、214导线架114a、214a芯片座114b、214b、314b、414b内引脚116、216焊线118、218胶体120、220、320、420电路板122、222、322、422图案化导电层122a接地接垫122b信号线124绝缘层126导电孔道130焊罩层132、232开口222a第一接垫222b、322b、422b第二接垫222c、322c、422c传输线224第一绝缘层230第二绝缘层 d1、d2宽度E、E’、E”延伸部S1第一区段S2第二区段具体实施方式第一实施例图2A绘示本技术第一实施例的一种电子组装体的俯视示意图，图2B绘示图2A沿着线B-B的剖面示意图。请同时参考图2A与图2B，第一实施例的电子组装体200包括一芯片封装体210与一电路板220。芯片封装体210(例如为QFN封装体)包括一芯片212、一导线架214、多条焊线216(图2A仅示意地绘示5条)与一胶体218。芯片212具有一有源面212a与多个位于有源面212a上的焊垫212b(图2A仅示意地绘示5个)。导线架214具有一芯片座214a与多个内引脚214b(图2A仅示意地绘示5个)，芯片212配置于芯片座214a上，且芯片座214a与部分这些内引脚214b藉由这些焊线216而电连接至这些焊垫212b，而胶体218至少包覆芯片212、这些焊线216与部分导线架214。此外，芯片封装体210配置于电路板220上，且电路板220包括至少一图案化导电层222与至少一第一绝缘层224。图案化导电层222具有至少一第一接垫222a与至少一第二接垫222b；其中，第一接垫222a例如为接地接垫，且第二接垫222b例如为信号接垫(signal pad)。第一接垫222a具有一延伸部(extension part)E，且第一接垫222a与芯片座214a相电连接，以使得芯片212位于第一接垫222a的上方。另外，第二接垫222b与两相邻这些内引脚214b的一端相电连接，而电连接至第二接垫222b的相邻这些内引脚214b的另一端在图案化导电层222的投影与延伸部E至少部分重叠，换言之，延伸部E延伸至与第二接垫222b相电连接的两相邻这些内引脚214b的另一端的下方。再者，电子组本文档来自技高网...

【技术保护点】
一种电子组装体，其特征在于包括：　　　　一芯片封装体，包括：　　　　一芯片，具有一有源面与多个位于有源面上的焊垫；　　　　一导线架，具有一芯片座与多个内引脚，且该芯片配置于该芯片座上；　　　　多条焊线，该芯片座与部分该些内引脚藉由该些焊线而电连接至该些焊垫；以及　　　　一胶体，至少包覆该芯片、该些焊线与部分该导线架；以及　　　　一电路板，该芯片封装体配置于该电路板上，该电路板包括：　　　　至少一图案化导电层，该图案化导电层具有至少一第一接垫与至少一第二接垫，该第一接垫具有一延伸部，且该第一接垫与该芯片座相电连接，该第二接垫与该些内引脚至少之一的一端相电连接，而电连接至该第二接垫的至少之一该些内引脚的另一端在该图案化导电层的投影与该延伸部至少部分重叠；以及　　　　至少一第一绝缘层，该图案化导电层配置于该第一绝缘层的外侧。

【技术特征摘要】

【专利技术属性】
技术研发人员：李胜源，
申请(专利权)人：威盛电子股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]