四路或八路时序交织的高速数模转换器制造技术

本申请公开一种四路或八路时序交织的高速数模转换器。该四路时序交织高速数模转换器包括若干数模转换单元，每个包括：两组差分的若干个锁存模块和若干个转换模块，每个锁存模块包括：第一至第六晶体管、第一和第二反相器，第一和第二晶体管的栅极接收一路输入时钟信号，第二晶体管的源极连接第三晶体管的漏极，第三晶体管的栅极接收一比特的输入数据，第一和第二晶体管的漏极均连接第一反相器的输入端，第一反相器的输出端连接第五晶体管的栅极，第四和第六晶体管的栅极接收另一路输入时钟信号，第四和第五晶体管的漏极均连接第二反相器的输入端，第五晶体管的源极连接第六晶体管的漏极；每个转换模块包括：第七晶体管和若干个第八晶体管。干个第八晶体管。干个第八晶体管。

【技术实现步骤摘要】
四路或八路时序交织的高速数模转换器


[0001]本专利技术一般涉及集成电路
，特别涉及一种四路或八路时序交织的高速数模转换器。

技术介绍

[0002]在基于数模转换器方案的高速SerDes电路应用中，发射端(TX)通常采用半速架构(Half Rate)以及四分之一速度(Quarter Rate)架构并且通过2：1或者4：1输入模式的多路复用器产生波特率数据并且连接高速数模转换器(DAC)。随着数据互联以及传输对SerDes速度的更高要求,传统2：1以及4：1输入模式的多路复用器会产生符号间干扰(Inter
‑
symbol interference，ISI)并且极大地影响高速数模转换器的性能。目前，高速多路时序交织技术的模数转换器(ADC)已经在SerDes的接收端(RX)得到了广泛应用。而本申请介绍了如何通过四路时序交织或者八路时序交织的技术去实现发射端(TX)的高速数模转换器(DAC)。通过在高速数模转换器中实现四路或者八路数据时序交织，提升高速数模转换器(DAC)在单通道112Gbp/s PAM4以及更高速应用中的性能表现。

技术实现思路

[0003]本专利技术的目的在于提供一种四路或八路时序交织的高速数模转换器，可以低时钟通路上的速度，以实现更好的时钟通路的功耗和抖动。
[0004]本申请公开了一种四路时序交织的高速数模转换器，包括：若干个数模转换单元，每个数模转换单元包括：
[0005]两组差分的若干个锁存模块，每个锁存模块包括：第一晶体管至第六晶体管、以及第一和第二反相器，所述第一和第二晶体管的栅极接收一路输入时钟信号，所述第一晶体管的源极连接电源端，所述第二晶体管的源极连接所述第三晶体管的漏极，所述第三晶体管的栅极接收一比特的输入数据，所述第三晶体管的源极接地端，所述第一和第二晶体管的漏极均连接所述第一反相器的输入端，所述第一反相器的输出端连接所述第五晶体管的栅极，所述第四和第六晶体管的栅极接收另一路输入时钟信号，所述第四和第五晶体管的漏极均连接所述第二反相器的输入端，所述第四晶体管的源极连接所述电源端，所述第五晶体管的源极连接所述第六晶体管的漏极，所述第六晶体管的源极连接所述地端；
[0006]两组差分的若干个转换模块，每个转换模块包括：第七晶体管和若干个第八晶体管，所述第七晶体管的栅极接收偏置电压，所述第七晶体管的源极连接所述若干个第八晶体管的漏极，所述若干个第八晶体管的栅极连接对应锁存模块的第二反相器的输出端，所述若干个第八晶体管的源极连接地端。
[0007]在一个优选例中，所述一组若干个锁存模块包括四个锁存模块，第一个锁存模块中，所述第一和第二晶体管的栅极接收90
°
输入时钟信号，所述第四和第六晶体管的栅极接收0
°
输入时钟信号；第二个锁存模块中，所述第一和第二晶体管的栅极接收180
°
输入时钟信号，所述第四和第六晶体管的栅极接收90
°
输入时钟信号；第三个锁存模块中，所述第一
和第二晶体管的栅极接收270
°
输入时钟信号，所述第四和第六晶体管的栅极接收180
°
输入时钟信号；第四个锁存模块中，所述第一和第二晶体管的栅极接收0
°
输入时钟信号，所述第四和第六晶体管的栅极接收270
°
输入时钟信号。
[0008]在一个优选例中，第一个锁存模块中，所述第三晶体管的栅极接收输入数据D<0>，第二个锁存模块中，所述第三晶体管的栅极接收输入数据D<1>，第三个锁存模块中，所述第三晶体管的栅极接收输入数据D<2>，第四个锁存模块中，所述第三晶体管的栅极接收输入数据D<3>。
[0009]在一个优选例中，所述一组转换模块包括四个转换模块。
[0010]在一个优选例中，还包括：第一电阻和第二电阻，所述第一电阻的一端连接所述电源端，所述第一电阻的另一端连接一组若干个转换模块的第七晶体管的漏极，所述第二电阻的一端连接所述电源端，所述第二电阻的另一端连接另一组若干个转换模块的第七晶体管的漏极。
[0011]在一个优选例中，所述第一和第四晶体管是PMOS晶体管，所述第二、第三、第五至第八晶体管是NMOS晶体管。
[0012]本申请还公开了一种八路时序交织的高速数模转换器，包括：两个如前文描述的四路时序交织的高速数模转换器，其中，一个四路时序交织的高速数模转换器接收0
°
、45
°
、90
°
、135
°
、180
°
、225
°
、270
°
和315
°
输入时钟信号，以及输入数据D<0>、D<2>、D<4>和D<6>，另一个四路时序交织的高速数模转换器接收0
°
、45
°
、90
°
、135
°
、180
°
、225
°
、270
°
和315
°
输入时钟信号，以及输入数据D<1>、D<3>、D<5>和D<7>。
[0013]相对于现有技术，本申请至少具有以下有益效果：
[0014]第一，通过四路或者八路时序交织概念以及相应的锁存模块，实现了不同时序的1UI脉冲并且依次送入高速数模转换器中，极大地降低了每一个锁存模块输出数据的ISI(Inter
‑
symbolinterference).
[0015]第二，通过多路(四路或者八路)时序交织的实现，我们也可以极大地降低时钟通路上的速度，以实现更好的时钟通路的功耗和抖动。第三，四路或者八路时序交织产生的1UI数据可以无缝与高速数模转换器衔接，实现在无尾电流源处合并以得到波特率数据的输出。第四，此概念将在单通道112Gbp/s PAM4的SerDes甚至更高速度的应用中体现出良好的扩展性，通过将四路时序交织概念拓展到八路时序交织我们即可实现由112Gbp/s PAM4到224Gbp/sPAM4的采样速度翻倍。
[0016]本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述
技术实现思路
中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种四路时序交织的高速数模转换器，其特征在于，包括：若干个数模转换单元，每个数模转换单元包括：两组差分的若干个锁存模块，每个锁存模块包括：第一晶体管至第六晶体管、以及第一和第二反相器，所述第一和第二晶体管的栅极接收一路输入时钟信号，所述第一晶体管的源极连接电源端，所述第二晶体管的源极连接所述第三晶体管的漏极，所述第三晶体管的栅极接收一比特的输入数据，所述第三晶体管的源极接地端，所述第一和第二晶体管的漏极均连接所述第一反相器的输入端，所述第一反相器的输出端连接所述第五晶体管的栅极，所述第四和第六晶体管的栅极接收另一路输入时钟信号，所述第四和第五晶体管的漏极均连接所述第二反相器的输入端，所述第四晶体管的源极连接所述电源端，所述第五晶体管的源极连接所述第六晶体管的漏极，所述第六晶体管的源极连接所述地端；两组差分的若干个转换模块，每个转换模块包括：第七晶体管和若干个第八晶体管，所述第七晶体管的栅极接收偏置电压，所述第七晶体管的源极连接所述若干个第八晶体管的漏极，所述若干个第八晶体管的栅极连接对应锁存模块的第二反相器的输出端，所述若干个第八晶体管的源极连接地端。2.如权利要求1所述的四路时序交织的高速数模转换器，其特征在于，所述一组若干个锁存模块包括四个锁存模块，第一个锁存模块中，所述第一和第二晶体管的栅极接收90
°
输入时钟信号，所述第四和第六晶体管的栅极接收0
°
输入时钟信号；第二个锁存模块中，所述第一和第二晶体管的栅极接收180
°
输入时钟信号，所述第四和第六晶体管的栅极接收90
°
输入时钟信号；第三个锁存模块中，所述第一和第二晶体管的栅极接收270
°
输入时钟信号，所述第四和第六晶体管的栅极接收180
°
输入时钟信号；第四个锁存模块中，所述第一和第二晶体管的栅极接收0
°
输入时钟信号，所述第四和第六晶体管的栅极接收270
°
输入时钟信号。3.如权利要求2所述的四路时序交织的高速数模转换器，其特征在于，第一个锁存模块中，所述第三晶体管的栅极接收输入数据D<0>，第二个锁存模块中，所述第...

【专利技术属性】
技术研发人员：王楠，姚豫封，李承哲，钟英权，
申请(专利权)人：集益威半导体上海有限公司，
类型：发明
国别省市：