半导体器件及其制造方法技术

提供了一种半导体器件，包括：衬底，包括单元阵列区和外围电路区，并且包括限定在单元阵列区中的多个第一有源区和限定在外围电路区中的至少一个第二有源区；多条位线，布置在衬底的单元阵列区中，并且在第一方向上延伸；多个单元焊盘结构，布置在位线之间，并且各自包括顺序布置在第一有源区的顶表面上的第一导电层、第一中间层和第一金属层；以及外围电路栅电极，设置在衬底的外围电路区上，并且包括顺序布置在至少一个第二有源区上的第二导电层、第二中间层及第二金属层。第二中间层及第二金属层。第二中间层及第二金属层。

【技术实现步骤摘要】
半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请基于并要求于2021年10月28日向韩国知识产权局提交的韩国专利申请No.10
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2021
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0146063的优先权，该申请的公开通过全文引用合并于此。


[0003]本专利技术构思涉及一种半导体器件和/或其制造方法，更具体地，涉及一种包括单元电容器的半导体器件和/或其制造方法。

技术介绍

[0004]随着半导体器件的小型化，用于实现半导体器件的各个微电路图案的尺寸正在进一步减小。此外，随着各个微电路图案的尺寸减小，制造工艺的难度可能由于单元阵列区内部和外围区之间的图案密度差异而增加。

技术实现思路

[0005]本专利技术构思提供了一种半导体器件，该半导体器件能够防止或减少由于在单元阵列区的边缘部分处发生的阶梯差而导致的工艺缺陷的可能性和/或来自工艺缺陷的影响。
[0006]备选地或附加地，本专利技术构思提供了一种制造半导体器件的方法，该半导体器件能够防止或减少由于在单元阵列区的边缘部分处发生的阶梯差而导致的工艺缺陷的可能性和/或来自工艺缺陷的影响。
[0007]根据一些示例实施例，提供了一种包括衬底的半导体器件，该衬底包括单元阵列区和外围电路区。该半导体器件包括：限定在单元阵列区中的多个第一有源区和限定在外围电路区中的至少一个第二有源区；多条位线，在衬底的单元阵列区中，并且在第一方向上延伸；多个单元焊盘结构，在位线之间，并且各自包括顺序布置在第一有源区的顶表面上的第一导电层、第一中间层和第一金属层；以及外围电路栅电极，在衬底的外围电路区上，并且包括顺序布置在至少一个第二有源区上的第二导电层、第二中间层和第二金属层。
[0008]根据一些示例实施例，提供了一种半导体器件，包括：衬底，包括单元阵列区、边界区和外围电路区，并且包括限定在单元阵列区中的多个第一有源区和限定在外围电路区中的至少一个第二有源区；多条位线，在衬底的单元阵列区中，并且在第一方向上延伸；多个单元焊盘结构，在多条位线中的相邻的两条位线之间，并且各自包括顺序布置在第一有源区的顶表面上的第一导电层和第一金属层；以及外围电路栅电极，在衬底的外围电路区上，并且包括顺序布置在至少一个第二有源区上的第二导电层和第二金属层。单元焊盘结构的高度与外围电路栅电极的高度基本相同。
[0009]根据一些示例实施例，提供了一种半导体器件，包括：衬底，包括单元阵列区、边界区和外围电路区，并且包括限定在单元阵列区中的多个第一有源区和限定在外围电路区中的至少一个第二有源区；多条位线，布置在衬底的单元阵列区中，并且在第一方向上延伸；位线接触部，在位线和第一有源区之间，并且将位线电连接到第一有源区；位线接触间隔
物，围绕位线接触部的侧壁；多个单元焊盘结构，在多条位线中的相邻的两条位线之间，并且各自包括顺序布置在第一有源区的顶表面上的第一导电层、第一中间层和第一金属层；多个着接焊盘，分别布置在单元焊盘结构上；以及外围电路栅电极，在衬底的外围电路区上，并且包括顺序布置在至少一个第二有源区上的第二导电层、第二中间层和第二金属层。第二金属层包括与第一金属层中包括的材料相同的材料。
附图说明
[0010]根据以下结合附图的具体实施方式将更清楚地理解本专利技术构思的实施例，在附图中：
[0011]图1是示出了根据一些示例实施例的半导体器件的布局图；
[0012]图2是图1的部分A的放大布局图；
[0013]图3是沿图2的线B1
‑
B1
’
截取的截面图；
[0014]图4是沿图2的线B2
‑
B2
’
截取的截面图；
[0015]图5是图3的部分CX1的放大截面图；
[0016]图6是图3的部分CX2的放大截面图；
[0017]图7是根据本专利技术构思的一些示例实施例的半导体器件的截面图；
[0018]图8是图7的部分CX1的放大截面图；
[0019]图9是图7的部分CX2的放大截面图；
[0020]图10A至图21是示出了根据一些示例实施例的制造半导体器件的方法的截面图，其中，详细地，图10A、图12至图18、图19A、图20和图21是与沿图2的线B1
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B1
′
截取的截面相对应的截面图，并且图10B、图11和图19B是与沿图2的线B2
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B2
′
截取的截面相对应的截面图。
具体实施方式
[0021]图1是示出了根据一些示例实施例的半导体器件100的布局图。图2是图1的部分A的放大布局图。图3是沿图2的线B1
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B1
’
截取的截面图。图4是沿图2的线B2
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B2
’
截取的截面图。图5是图3的部分CX1的放大截面图。图6是图3的部分CX2的放大截面图。
[0022]参照图1至图6，半导体器件100可以包括衬底110，衬底110包括单元阵列区MCA和外围电路区PCA。单元阵列区MCA可以是DRAM器件的存储单元区或者可以包括DRAM器件的存储单元区，并且外围电路区PCA可以是DRAM器件的核心区或者外围电路区或者可以包括DRAM器件的核心区或者外围电路区；然而，示例实施例不限于此。例如，单元阵列区MCA可以包括单元晶体管CTR和与其连接的电容器结构180，并且外围电路区PCA可以包括外围电路晶体管PTR，其用于向包括在单元阵列区MCA中的单元晶体管CTR传送信号和/或功率。在一些示例实施例中，外围电路晶体管PTR可以配置各种电路，例如命令解码器、控制逻辑、地址缓冲器、行解码器、列解码器、读出放大器、冗余电路和/或数据输入/输出电路。
[0023]器件隔离沟槽112T可以形成在衬底110中，并且器件隔离层112可以形成在器件隔离沟槽112T中。器件隔离层112可以限定单元阵列区MCA中的衬底110上的多个第一有源区AC1，并且可以限定外围电路区PCA中的衬底110上的多个第二有源区AC2。
[0024]边界沟槽114T可以形成在单元阵列区MCA和外围电路区PCA之间的边界区BA中，并
且边界结构114可以形成在边界沟槽114T中。当从上方观察时(例如在平面图中)，可以提供边界沟槽114T以围绕单元阵列区MCA的所有侧边，例如单元阵列区MCA的四个侧边。边界结构114可以包括布置在边界沟槽114T内侧的掩埋绝缘层114A、绝缘衬层114B和间隙填充绝缘层114C。
[0025]掩埋绝缘层114A可以共形地设置在边界沟槽114T的内壁上。在一些示例实施例中，掩埋绝缘层114A可以包括氧化硅。例如，掩埋绝缘层114A可以包括通过原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、等离子体增强CVD(PECVD)工艺、低压CVD(LPCVD)工艺等中的一种或多种形成的氧化硅。
[0026]绝缘衬层114B可以共形地设置本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：衬底，包括单元阵列区、外围电路区、限定在所述单元阵列区中的多个第一有源区、以及限定在所述外围电路区中的至少一个第二有源区；多条位线，在所述衬底的所述单元阵列区中，并且在第一方向上延伸；多个单元焊盘结构，在所述多条位线之间，并且各自包括顺序布置在所述第一有源区的顶表面上的第一导电层、第一中间层和第一金属层；以及外围电路栅电极，在所述衬底的所述外围电路区上，并且包括顺序布置在所述至少一个第二有源区上的第二导电层、第二中间层和第二金属层。2.根据权利要求1所述的半导体器件，其中，所述第一导电层包括与所述第二导电层中包括的材料相同的第一材料，所述第一中间层包括与所述第二中间层中包括的材料相同的第二材料，并且所述第一金属层包括与所述第二金属层中包括的材料相同的第三材料。3.根据权利要求1所述的半导体器件，其中，所述第一导电层覆盖所述第一有源区中的每一个的顶表面和侧表面。4.根据权利要求1所述的半导体器件，还包括：位线接触部，在所述位线和所述第一有源区之间；位线接触间隔物，在所述位线接触部和所述单元焊盘结构之间；以及位线间隔物，在所述多条位线的侧壁上。5.根据权利要求4所述的半导体器件，其中，所述位线接触部包括金属材料，并且所述位线接触部接触所述第一有源区的顶表面。6.根据权利要求4所述的半导体器件，其中，所述单元焊盘结构的所述第一导电层的侧壁接触所述位线接触间隔物，并且所述单元焊盘结构的所述第一金属层的侧壁接触所述位线间隔物。7.根据权利要求1所述的半导体器件，其中，所述衬底还包括在所述单元阵列区和所述外围电路区之间的边界区，并且所述半导体器件还包括：边界结构，在延伸到所述边界区中的边界沟槽中，所述边界结构包括绝缘材料；以及缓冲层，在所述边界结构上。8.根据权利要求7所述的半导体器件，其中，所述单元焊盘结构中的至少一个单元焊盘结构延伸到所述边界结构上。9.根据权利要求8所述的半导体器件，其中，所述单元焊盘结构中的至少一个单元焊盘结构包括第一部分和第二部分，所述第一部分在所述第一有源区上，并且所述第二部分在所述缓冲层上。10.根据权利要求1所述的半导体器件，其中，所述第一金属层在竖直方向上具有第一高度，所述第二金属层在所述竖直方向上具有第二高度，并且所述第二高度与所述第一高度相同。11.根据权利要求10所述的半导体器件，
其中，所述位线在所述竖直方向上具有第三高度，并且所述第三高度不同于所述第一高度并且不同于所述第二高度。12.根据权利要求1所述的半导体器件，其中，所述外围电路栅电极还包括设置在所述第二金属层上的第三金属层，并且所述第三金属层包括与所述位线中包括的材料相同的材料。13.根据权利要求12所述的半导体器件，其中，所述位线在竖...

【专利技术属性】
技术研发人员：安濬爀，朴素贤，金孝燮，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：