一种半导体器件及其制造方法技术

本申请实施例提供了一种半导体器件及其制造方法，半导体器件包括衬底，设置于衬底一侧的源极，漏极和沟道结构，沟道结构位于源极和漏极之间，沟道结构包括多个纳米片形成的叠层，栅极，栅极环绕纳米片，空腔，空腔至少位于沟道结构和衬底之间，空腔由沟道结构、源极、漏极和衬底围绕形成，也就是说，沟道结构、源极和漏极下方为空腔，没有接触的膜层，构成了全浮空结构，可以大幅改善半导体器件的栅控性能，减小半导体器件亚阈值摆幅、降低漏电流和寄生电容，增加驱动电流，提高半导体器件的性能。提高半导体器件的性能。提高半导体器件的性能。

【技术实现步骤摘要】
一种半导体器件及其制造方法


[0001]本专利技术涉及半导体领域，特别涉及一种半导体器件及其制造方法。

技术介绍

[0002]随着半导体技术的发展，集成电路的特征尺寸持续微缩，传统三栅或双栅的鳍式场效应晶体管(Fin Field
‑
Effect Transistor，FinFET)在3纳米(nm)以下节点受到限制，由于纳米片环栅晶体管(Nanosheet
‑
Gate all round Fin Field
‑
Effect Transistor，Nanosheet
‑
GAAFET)突破了3nm节点的限制，因此受到广泛关注和研究。
[0003]Nanosheet
‑
GAAFET是一种具有环栅结构和水平纳米片(Nanosheet，NS)作为导电沟道的新型器件。在栅极控制方面，环栅结构具有比FinFET器件结构更好的栅控能力，可以有效抑制器件的短沟道效应，在电流驱动方面，Nanosheet
‑
GAAFET具有“体反型”的反型载流子，而且有效栅宽的增加和垂直方向的纳米片堆叠设计也可显著增强器件的电流驱动性能。
[0004]但是当前Nanosheet
‑
GAAFET的漏电流较大，造成器件功耗增加。

技术实现思路

[0005]有鉴于此，本申请的目的在于提供一种半导体器件及其制造方法，能够降低半导体器件的漏电流，提高最终制造得到的半导体器件的性能。
[0006]本申请实施例提供了一种半导体器件，所述半导体器件包括：
[0007]衬底；
[0008]设置于所述衬底一侧的源极，漏极和沟道结构，所述沟道结构位于所述源极和所述漏极之间，所述沟道结构包括多个纳米片形成的叠层；
[0009]栅极，所述栅极环绕所述纳米片；
[0010]空腔，所述空腔至少位于所述沟道结构和所述衬底之间，所述空腔由所述沟道结构、所述源极、所述漏极和所述衬底围绕形成。
[0011]可选地，所述空腔用于填充导热材料或冷却材料。
[0012]可选地，利用各向同性工艺去除和所述沟道结构对应的部分厚度的衬底，以在所述衬底和所述沟道结构之间形成所述空腔。
[0013]可选地，所述半导体器件包括停止层，所述停止层位于所述源极或所述漏极靠近所述空腔的一侧。
[0014]可选地，所述栅极和所述纳米片之间还可以设置高K介质层，部分所述高K介质层位于所述沟道结构靠近所述空腔的一侧。
[0015]本申请实施例提供了一种半导体器件的制造方法，所述方法包括：
[0016]提供衬底，在所述衬底的一侧形成由第一半导体层和第二半导体层交替层叠的叠层结构；
[0017]对所述叠层结构进行刻蚀形成源极区域和漏极区域，所述源极区域和所述漏极区
域之间为沟道区域；
[0018]在所述源极区域和所述漏极区域分别形成源极和漏极；
[0019]将所述第一半导体层替换为栅极，所述栅极环绕所述第二半导体层，多个所述第二半导体层构成的叠层形成沟道结构；
[0020]去除和所述沟道结构对应的部分厚度的衬底，以在所述衬底和所述沟道结构之间形成所述空腔。
[0021]可选地，所述去除和所述沟道结构对应的部分厚度的衬底包括：
[0022]从所述目标区域开始利用各向同性工艺去除和所述沟道结构对应的部分厚度的衬底，所述衬底包括目标区域，所述目标区域围绕所述源极区域、漏极区域和所述沟道区域。
[0023]可选地，在所述源极区域和所述漏极区域分别形成源极和漏极之前，所述方法还包括：
[0024]在所述源极区域和所述漏极区域形成停止层。
[0025]可选地，所述将所述第一半导体层替换为栅极包括：
[0026]去除所述第一半导体层，所述第二半导体层之间形成多个待填充缝隙；
[0027]在多个所述待填充缝隙填充栅极。
[0028]可选地，在多个所述待填充缝隙填充栅极之前，所述方法还包括：
[0029]在所述第二半导体层的表面形成高K介质层。
[0030]本申请实施例提供了一种半导体器件，包括衬底，设置于衬底一侧的源极，漏极和沟道结构，沟道结构位于源极和漏极之间，沟道结构包括多个纳米片形成的叠层，栅极，栅极环绕纳米片，空腔，空腔至少位于沟道结构和衬底之间，空腔由沟道结构、源极、漏极和衬底围绕形成，也就是说，沟道结构、源极和漏极下方为空腔，没有接触的膜层，构成了全浮空结构，可以大幅改善半导体器件的栅控性能，减小半导体器件亚阈值摆幅、降低漏电流和寄生电容，增加驱动电流，提高半导体器件的性能。
附图说明
[0031]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
[0032]图1A示出了本申请实施例提供的一种半导体器件的三维结构示意图；
[0033]图1B、图2和图1C为本申请实施例提供的图1A所示的半导体器件的多种方向的截面结构示意图；
[0034]图3A、图3B和图3C为本申请实施例提供的图1A所示的半导体器件的多种方向的截面结构示意图；
[0035]图4示出了本申请实施例提供的一种半导体器件的制造方法的流程示意图；
[0036]图5
‑
图22示出了根据本申请实施例提供的半导体器件的制造方法制造半导体器件的结构示意图。
具体实施方式
[0037]为了使本
的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0038]在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
[0039]本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0040]随着半导体技术的发展，集成电路的特征尺寸持续微缩，传统三栅或双栅的鳍式场效应晶体管(Fin Field
‑
Effect
‑
Transistor，FinFET)在3纳米(nm)以下节点受到限制，由于纳米片环栅晶体管(Nanosheet Gate
‑
all
‑
本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，所述半导体器件包括：衬底；设置于所述衬底一侧的源极，漏极和沟道结构，所述沟道结构位于所述源极和所述漏极之间，所述沟道结构包括多个纳米片形成的叠层；栅极，所述栅极环绕所述纳米片；空腔，所述空腔至少位于所述沟道结构和所述衬底之间，所述空腔由所述沟道结构、所述源极、所述漏极和所述衬底围绕形成。2.根据权利要求1所述的半导体器件，其特征在于，所述空腔用于填充导热材料或冷却材料。3.根据权利要求1所述的半导体器件，其特征在于，利用各向同性工艺去除和所述沟道结构对应的部分厚度的衬底，以在所述衬底和所述沟道结构之间形成所述空腔。4.根据权利要求3所述的半导体器件，其特征在于，所述半导体器件包括停止层，所述停止层位于所述源极或所述漏极靠近所述空腔的一侧。5.根据权利要求3所述的半导体器件，其特征在于，所述栅极和所述纳米片之间还可以设置高K介质层，部分所述高K介质层位于所述沟道结构靠近所述空腔的一侧。6.一种半导体器件的制造方法，其特征在于，所述方法包括：提供衬底，在所述衬底的一侧形成由第一半导体层和第二半导体层交替层叠的叠层结构；对所述叠层结构进行刻蚀形成源极区域和漏极区域...

【专利技术属性】
技术研发人员：张青竹，殷华湘，李恋恋，姚佳欣，曹磊，张亚东，许高博，张兆浩，刘阳，韩燕楚，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：