本发明专利技术涉及存储器装置的低功率待机模式。存储器装置可以包括：控制电路，该控制电路被配置成对处于活动模式、待机模式和休眠模式中的一种模式下的存储器装置进行操作，其中，存储器装置被配置成在处于待机模式时从主机装置接收命令；电压调节器，该电压调节器具有输出端，该输出端提供用于访问存储器装置中的存储器单元的内容的电源电压，其中，在休眠模式和待机模式期间，电压调节器是关闭的，并且在活动模式期间，电压调节器是开启的；以及存储元件，该存储元件被配置成维持电源电压，以允许在待机模式期间关闭电压调节器，至少直到电压调节器在活动模式下被开启并支持电源电压。压调节器在活动模式下被开启并支持电源电压。压调节器在活动模式下被开启并支持电源电压。
【技术实现步骤摘要】
存储器装置的低功率待机模式
[0001]本专利技术总体上涉及半导体器件领域。更具体地，本专利技术的实施方式涉及存储器装置，包括易失性存储器装置和非易失性存储器装置(诸如闪存存储器装置)两者。
技术介绍
[0002]非易失性存储器(NVM)越来越多地出现在诸如固态硬盘驱动器、可移除数字图片卡、汽车电子设备、家用电器等的应用中。闪存存储器是当今使用的主要NVM技术。然而，闪存存储器具有限制，诸如相对高的功率以及相对低的操作速度。微处理器性能对存储器延迟非常敏感。许多非易失性存储器装置具有与微处理器相比相对慢的访问时间(access time)或延迟。另外，微处理器/主机与存储器之间的各种通信协议的许多实现方式(诸如串行外围接口(SPI))可以增加比存储器阵列本身所需的甚至更多的延迟。
技术实现思路
[0003]本专利技术的第一方面涉及一种存储器装置，所述存储器装置包括：控制电路，所述控制电路被配置成对处于活动模式、待机模式和休眠模式中的一种模式下的所述存储器装置进行操作，其中，所述存储器装置被配置成在处于所述待机模式时从主机装置接收命令；电压调节器，所述电压调节器具有输出端，所述输出端提供用于访问所述存储器装置中的存储器单元的内容的电源电压，其中，在所述休眠模式和所述待机模式期间，所述电压调节器是关闭的，并且在所述活动模式期间，所述电压调节器是开启的；以及存储元件，所述存储元件被配置成维持所述电源电压，以允许在所述待机模式期间关闭所述电压调节器，至少直到所述电压调节器在所述活动模式下被开启并支持所述电源电压。
[0004]本专利技术的第二方面涉及一种对存储器装置进行控制的方法，所述方法包括以下步骤：控制电路对处于活动模式、待机模式和休眠模式中的一种模式下的所述存储器装置进行操作，其中，所述存储器装置被配置成在处于所述待机模式时从主机装置接收命令；在电压调节器的输出端处提供用于访问所述存储器装置中的存储器单元的内容的电源电压，其中，在所述休眠模式和所述待机模式期间，所述电压调节器是关闭的，并且在所述活动模式期间，所述电压调节器是开启的；以及存储元件维持所述电源电压，以允许在所述待机模式期间关闭所述电压调节器，至少直到所述电压调节器在所述活动模式下被开启并支持所述电源电压。
附图说明
[0005]图1是根据本专利技术实施方式的示例主机和存储器装置布置的示意性框图。
[0006]图2是根据本专利技术实施方式的存储器装置中的各种示例数据处理单元的示意性框图。
[0007]图3是根据本专利技术实施方式的示例存储器装置的示意性框图。
[0008]图4是根据本专利技术实施方式的示例读访问的时序图。
[0009]图5是根据本专利技术实施方式的进入深度掉电模式的示例操作的波形图。
[0010]图6是根据本专利技术实施方式的退出深度掉电模式的示例专用恢复命令的波形图。
[0011]图7是根据本专利技术实施方式的存储器装置中的示例内部电源的示意性框图。
[0012]图8是根据本专利技术实施方式的存储器装置中的示例内部电源和外部存储元件的示意性框图。
[0013]图9是根据本专利技术实施方式的对存储器装置进行控制的示例方法的流程图。
[0014]图10是根据本专利技术实施方式的示例VX泵控制的波形图。
[0015]图11是根据本专利技术实施方式的最大待机时间的第一示例电容器特性的波形图。
[0016]图12是根据本专利技术实施方式的最大待机时间的第二示例电容器特性的波形图。
具体实施方式
[0017]现在将详细参考本专利技术的特定实施方式，其示例在附图中例示。虽然将结合优选实施方式描述本专利技术，但是将理解，所述优选实施方式并不旨在将本专利技术限制于这些实施方式。相反，本专利技术旨在覆盖可以包括在由所附权利要求限定的本专利技术的精神和范围内的另选例、修改例和等同例。此外，在本专利技术的以下详细描述中，阐述了许多具体细节，以便提供对本专利技术的透彻理解。然而，对于本领域技术人员将显而易见的是，本专利技术可以在不具有这些具体细节的情况下实施。在其它情况下，没有详细描述公知的方法、过程、处理、部件、结构和电路，以免不必要地模糊本专利技术的各方面。
[0018]下面的详细描述的一些部分是从针对计算机、处理器、控制器、装置和/或存储器内的数据流、信号或波形的操作的处理、过程、逻辑块、功能块、进程、示意性符号和/或其它符号表示的方面呈现的。这些描述和表示通常被数据处理领域的技术人员用来有效地将其工作的实质传达给本领域的其他技术人员。通常，尽管不是必须的，但被操纵的量采取能够在计算机或数据处理系统中存储、传输、组合、比较和以其它方式操纵的电、磁、光或量子信号的形式。主要出于通用的原因，将这些信号称为比特、波、波形、流、值、元件、符号、字符、项、数字等有时被证明是方便的。
[0019]特定实施方式可以涉及存储器装置，该存储器装置包括易失性存储器，诸如SRAM和DRAM，并且包括非易失性存储器(NVM)，诸如闪存存储器装置，和/或电阻性切换存储器(例如，导电桥接随机存取存储器[CBRAM]、电阻性RAM[ReRAM]等)。特定实施方式可以包括对可以在一个或更多个电阻性和/或电容性状态之间写(编程/擦除)的闪存存储器和/或电阻性切换存储器进行操作的结构和方法。在一个特定示例中，CBRAM存储元件可以被配置为使得当跨CBRAM存储元件的电极施加大于阈值电压的正向或反向偏压时，CBRAM存储元件的电特性(例如，电阻)可以改变。在任何情况下，某些实施方式适合于任何类型的存储器装置，具体是NVM装置，诸如闪存存储器装置，并且在一些情况下可以包括电阻性切换存储器装置。
[0020]现在参考图1，图1示出了根据本专利技术实施方式的示例主机和存储器装置布置的示意性框图100。在该示例中，主机102可以经由串行接口与存储器装置104接口连接。例如，主机102可以是任何合适的控制器(例如，CPU、MCU、通用处理器、GPU、DSP等)，并且存储器装置104可以是任何类型的存储器装置(例如，SRAM、DRAM、EEPROM、闪存、CBRAM、磁RAM、ReRAM等)。因此，存储器装置104可以按照各种存储器技术实现，诸如非易失性类型。在一些情况
下，存储器装置104可以是串行闪存存储器，其可以按照更传统的非易失性存储器类型实现，或按照CBRAM/ReRAM电阻性切换存储器实现。
[0021]可以包括诸如串行外围接口(SPI)中的各种接口信号，以用于主机102与存储器装置104之间的通信。在该示例单SPI配置/模式下，串行时钟(SCK)可以向装置104提供时钟，并且可以用于控制去往装置以及来自装置的数据流。可以在SCK的上升沿时锁存命令、地址和输入数据(例如，在SI引脚上)，而输出数据(例如，在SO引脚上或经由I/O引脚)可以在SCK的下降沿时或在一些布置中通过数据选通脉冲(data strobe)时钟输出。复位引脚(RESET_)可以用于终止进行中的操作，并且将存储器装置104的内部状态机复位(例如，复位到空闲状态)。只要复位引脚上存在本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种存储器装置，所述存储器装置包括：a)控制电路，所述控制电路被配置成对处于活动模式、待机模式和休眠模式中的一种模式下的所述存储器装置进行操作，其中，所述存储器装置被配置成在处于所述待机模式时从主机装置接收命令；b)电压调节器，所述电压调节器具有输出端，所述输出端提供用于访问所述存储器装置中的存储器单元的内容的电源电压，其中，在所述休眠模式和所述待机模式期间，所述电压调节器是关闭的，并且在所述活动模式期间，所述电压调节器是开启的；以及c)存储元件，所述存储元件被配置成维持所述电源电压，以允许在所述待机模式期间关闭所述电压调节器，至少直到所述电压调节器在所述活动模式下被开启并支持所述电源电压。2.根据权利要求1所述的存储器装置，其中，所述电压调节器的所述输出端联接到所述存储器装置的外部引脚。3.根据权利要求2所述的存储器装置，其中，所述存储元件包括联接到所述外部引脚和地的电容器。4.根据权利要求3所述的存储器装置，其中，所述电容器被集成在所述存储器装置的封装件内。5.根据权利要求3所述的存储器装置，其中，所述电容器在所述存储器装置的封装件外部。6.根据权利要求1所述的存储器装置，其中，所述电压调节器包括电荷泵。7.根据权利要求1所述的存储器装置，其中，对所述休眠模式的使用被所述主机装置禁止。8.根据权利要求1所述的存储器装置，所述存储器装置还包括外部调节器，所述外部调节器被配置成在所述外部引脚处提供所述电源电压。9.根据权利要求1所述的存储器装置，其中，所述电压调节器是响应于从所述待机模式进入所述活动模式而启用的。10.根据权利要求9所述的存储器装置，其中，所述电压调节器被配置成在进入所述活动模式之后，在被启用之后的预定时...
【专利技术属性】
技术研发人员：B，
申请(专利权)人：对话半导体美国公司，
类型：发明
国别省市：
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