一种加速芯片中长走线建立时间的电路制造技术

本发明专利技术公开一种加速芯片中长走线建立时间的电路，属于集成电路领域，包括前级BUFFER电路、后级KEEPER电路、第一MOS器件、第二MOS器件；BUFFER电路和KEEPER电路相串联。BUFFER电路包括串联的第一反相器和第二反相器，KEEPER电路包括串联的第三反相器和第六反相器；第二反相器的输出端通过信号线连接至第三反相器的输入端。第二MOS器件的源极端连接GND信号，漏极端连接第六反相器内部NMOS的源极端；第一MOS器件的源极端连接Vcc信号，漏极端连接第六反相器内部PMOS的源极端；第一MOS器件的栅极端与第二MOS器件的栅极端分别连接单独供给的使能信号。本发明专利技术通过增加2个开关MOS管，消除KEEPER电路内部信号线上前一状态对信号线上信号建立时间的冲突影响，简单易操作，且节省版图面积和成本。版图面积和成本。版图面积和成本。

【技术实现步骤摘要】
一种加速芯片中长走线建立时间的电路


[0001]本专利技术涉及集成电路
，特别涉及一种加速芯片中长走线建立时间的电路。

技术介绍

[0002]随着电子信息技术的高速发展，集成电路密集度与导体连线数目不断增加，进而导致电阻电容延迟(RCdelay)严重影响芯片运算速度，即严重影响了下一级电路的建立时间。
[0003]尤其在大规模Soc电路设计及高频芯片电路的设计中，过长的走线设计，常常会带来过大的RCloading，造成芯片响应延迟、精度偏差，甚至影响芯片的正常性能。
[0004]但由于芯片规模过大，常常无法规避长走线的设计，版图设计上可采用增加线宽、添加屏蔽线、或者采用多层metal叠层走线来降低RC loading。但当版图设计已经无计可施时，在电路上是可以通过改善电路设计来实现下一级电路建立时间的加速的，这样既不会过多增加芯片面积，又可以巧妙的规避长走线RCLoading对电路性能造成的影响。
[0005]图1是一种常用的逻辑电路设计结构，反相器(11)的输出端接反相器(12)的输入端，反相器(12)的输出端接反相器(13)的输入端，反相器(13)的输出端是电路的输出端，当信号线(15)走线过长时，就会带来很大的RCloading，导致反相器(13)的反转信号延迟到达，影响后续电路的开启，甚至影响电路性能，尤其在大规模的Soc芯片电路里或者高频电路里，RCloading的影响尤为显著。
[0006]图2是一种芯片中常用的长走线延迟补偿电路原理图，反相器(21)的输出端接反相器(22)的输入端，反相器(22)的输出端接反相器(23)的输入端，反相器(23)的输出端是电路的输出端，同时反相器(23)的输出端连接至反相器(26)的输入端，反相器(26)的输入端反馈连接至反相器(23)的输入端，通过反相器(26)的反馈设计，对信号线(25)的信号给予加强，加速建立时间。但是这款电路依然存在弊端，即当信号线(25)上的电压水平未到达反相器(23)的翻转电压时，信号线(27)上的信号与期望信号恰恰相反，即：当信号线(27)上的信号在维持上一阶段的状态“1”时，而信号线(25)上的信号由于RCloading并不能快速从“0”态建立到“1”态，这个时间段内，反相器(26)的输出状态就为“0”，而信号线(25)上的信号是要快速从“0”态建立到“1”态的，故在这个时间段内反馈信号与信号线(25)上想建立的信号产生冲突，导致信号线(25)上的信号状态从“0”态建立到“1”态的建立时间更加延长，影响后级电路的响应。反之，当信号线(27)上的信号在维持上一阶段的状态“0”时，而信号线(25)上的信号由于RCloading并不能快速从“1”态建立到“0”态，这个时间段内，反相器(26)的输出状态就为“1”，而信号线(25)上的信号是要快速从“1”态建立到“0”态的，故在这个时间段内反馈信号与信号线(25)上想建立的信号产生冲突，导致信号线(25)上的信号状态从“1”态建立到“0”态的建立时间更加延长，影响后级电路的响应。

技术实现思路

[0007]本专利技术的目的在于提供一种加速芯片中长走线建立时间的电路，以解决
技术介绍
中的问题。
[0008]为解决上述技术问题，本专利技术提供了一种加速芯片中长走线建立时间的电路，包括前级BUFFER电路、后级KEEPER电路，以及第一MOS器件、第二MOS器件；其中所述BUFFER电路和所述KEEPER电路相串联；
[0009]所述BUFFER电路包括第一反相器和第二反相器，所述第一反相器的输入端接输入信号INPUT，输出端连接第二反相器的输入端；
[0010]所述KEEPER电路包括第三反相器和第六反相器，所述第三反相器的输出端连接第六反相器的输入端，所述第三反相器的输出端即为整个电路的输出端；
[0011]所述BUFFER电路的输出端，即所述第二反相器的输出端，通过信号线连接至所述KEEPER电路的输入端，即所述第三反相器的输入端；
[0012]所述第二MOS器件的源极端连接GND信号，漏极端连接第六反相器内部NMOS的源极端；所述第一MOS器件的源极端连接Vcc信号，漏极端连接第六反相器内部PMOS的源极端；所述第一MOS器件的栅极端与所述第二MOS器件的栅极端分别连接单独供给的使能信号。
[0013]在一种实施方式中，所述第二MOS器件的栅极端连接enable信号，所述第一MOS器件的栅极端连接enable_B信号；所述enable信号与所述enable_B信号反相，即两者不能同时打开。
[0014]在一种实施方式中，所述第一MOS器件为PMOS管，所述第二MOS器件为NMOS管。
[0015]在一种实施方式中，所述KEEPER电路中，所述第六反相器的输出端反馈连接至所述第三反相器的输入端，实现对所述第三反相器输入端的信号加强。
[0016]在一种实施方式中，所述第一反相器、第二反相器、第三反相器、第六反相器所接的电源均为Vcc，所接地均为GND。
[0017]在一种实施方式中，所述第一反相器、第二反相器、第三反相器、第六反相器内部结构不限定其MOS管个数及类型，以实现反相器功能为准。
[0018]在本专利技术提供的一种加速芯片中长走线建立时间的电路中，只通过增加2个开关MOS管，即可消除KEEPER电路内部信号线上前一状态对信号线上信号建立时间的冲突影响，简单易操作，且节省版图面积，节省成本。
附图说明
[0019]图1为现有长走线延迟电路结构原理图；
[0020]图2为现有长走线延迟补偿电路原理图；
[0021]图3为本专利技术提供的一种加速芯片中长走线建立时间的电路原理图。
具体实施方式
[0022]以下结合附图和具体实施例对本专利技术提出的一种加速芯片中长走线建立时间的电路作进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0023]在大规模SOC芯片电路或高频芯片电路中出现长走线传输线时，为了避免长走线带来的RCloading造成后级电路输入信号的建立时间过于延迟，本专利技术提供一种加速芯片中长走线建立时间的电路，以加速芯片中长走线建立时间，其结构如图3所示，包括反相器31、反相器32、反相器33、反相器36、MOS器件M1，MOS器件M2。其中反相器31的输入端接入Input输入信号34，输出端接反相器32的输入端；反相器32的输出端通过信号线35接反相器33的输入端，反相器33的输出端是电路的输出端；同时反相器33的输出端通过信号线37连接至反相器36的输入端，反相器36的输出端反馈连接至反相器33的输入端，通过反相器36的反馈设计，对信号线35的信号给予加强，同时MOS器件M1为PMOS管，PMOS管的源极端连接电源Vcc，PMOS管的栅极端38连接使能信号enable_B，PMOS管的漏极端连接反相器36内部PMOS的源极端；MO本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种加速芯片中长走线建立时间的电路，其特征在于，包括前级BUFFER电路、后级KEEPER电路，以及第一MOS器件、第二MOS器件；其中所述BUFFER电路和所述KEEPER电路相串联；所述BUFFER电路包括第一反相器和第二反相器，所述第一反相器的输入端接输入信号INPUT，输出端连接第二反相器的输入端；所述KEEPER电路包括第三反相器和第六反相器，所述第三反相器的输出端连接第六反相器的输入端，所述第三反相器的输出端即为整个电路的输出端；所述BUFFER电路的输出端，即所述第二反相器的输出端，通过信号线连接至所述KEEPER电路的输入端，即所述第三反相器的输入端；所述第二MOS器件的源极端连接GND信号，漏极端连接第六反相器内部NMOS的源极端；所述第一MOS器件的源极端连接Vcc信号，漏极端连接第六反相器内部PMOS的源极端；所述第一MOS器件的栅极端与所述第二MOS器件的栅极端分别连接单独供给的使能信号。2.如权利要求1所述的加速芯片中长...

【专利技术属性】
技术研发人员：张保侠，朱琪，肖培磊，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：