改善MOS器件电性失配的方法技术

本发明专利技术提供一种改善MOS器件电性失配的方法，提供衬底，对衬底表面进行无遮蔽的预非晶化离子注入；在衬底上形成光刻胶层，根据不同的器件区光刻打开光刻胶层，使得部分衬底裸露；对裸露的衬底进行轻掺杂源漏的离子注入，之后去除光刻胶层；重复上述的方法至每一个器件区完成轻掺杂源漏的离子注入。本发明专利技术的方法改善了MOS器件电性失配的问题，提高了器件良率。率。率。

【技术实现步骤摘要】
改善MOS器件电性失配的方法


[0001]本专利技术涉及半导体
，特别是涉及一种改善MOS器件电性失配的方法。

技术介绍

[0002]离子注入工艺是将原子或分子电离，加速到一定的能量后，再注入到芯片中进行掺杂的过程。由于单晶硅中的晶格原子整齐的排列，在特定的角度存在很多的通道，如果离子以垂直的角度进入通道，则其只要带很少的能量就可以行进一个很长的距离，无法精确控制深度，即离子注入的通道效应(channeling effect)。预非晶化是一种常用的抑制通道效应方法，通常采用锗、硅、氙等注入使单晶硅表面非晶化，从而达到抑制通道离子。
[0003]MOS器件的mismatch(电性失配)主要来源于芯片制作过程中的工艺波动。随着器件尺寸的不断缩小，栅极尺寸也相应减小，为降低短沟道效应源漏极的结深也相应减小，预非晶化是一种常用的抑制通道效应、有效控制结深的方法，因此预非晶化的一致性对于离子注入量和深度均匀性至关重要。
[0004]为解决上述问题，需要提出一种新型的改善MOS器件电性失配的方法。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种改善MOS器件电性失配的方法，用于解决现有技术中MOS器件的电性失配主要来源于芯片制作过程中的工艺波动，随着器件尺寸的不断缩小，栅极尺寸也相应减小，为降低短沟道效应源漏极的结深也相应减小，预非晶化是一种常用的抑制通道效应、有效控制结深的方法，但是多步预非晶化的一致性难以控制的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种改善MOS器件电性失配的方法，包括：
[0007]步骤一、提供衬底，对所述衬底表面进行无遮蔽的预非晶化离子注入；
[0008]步骤二、在所述衬底上形成光刻胶层，根据不同的器件区光刻打开所述光刻胶层，使得部分所述衬底裸露；
[0009]步骤三、对裸露的所述衬底进行轻掺杂源漏的离子注入，之后去除所述光刻胶层；
[0010]步骤四、重复步骤二、三的方法至每一个所述器件区完成所述轻掺杂源漏的离子注入。
[0011]优选地，步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅衬底。
[0012]优选地，步骤一中所述预非晶化离子注入的离子源包括Ge、Si和Xe。
[0013]优选地，步骤二中的所述器件区包括低压器件区和高压器件区。
[0014]优选地，步骤三中对NMOS进行所述轻掺杂源漏的离子注入的离子源包括P、P2、P4、As、As2、As4。
[0015]优选地，步骤三中对PMOS进行所述轻掺杂源漏的离子注入的离子源包括B、BF2、B10H14、B12H22、C2B10H12。
[0016]优选地，步骤三中利用灰化工艺以及湿法清洗的方法去除所述光刻胶层。
[0017]如上所述，本专利技术的改善MOS器件电性失配的方法，具有以下有益效果：
[0018]本专利技术的方法改善了MOS器件电性失配的问题，提高了器件良率。
附图说明
[0019]图1显示为本专利技术的工艺流程示意图；
[0020]图2显示为本专利技术的改进前后的基准电压分布对比示意图；
[0021]图3显示为本专利技术的改进前后的器件良率对比示意图。
具体实施方式
[0022]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0023]请参阅图1，本专利技术提供一种改善MOS器件电性失配的方法，包括：
[0024]步骤一、提供衬底，对衬底表面进行无遮蔽的预非晶化离子注入；即将基准工艺(BSL)的分散在各器件轻掺杂源漏极(LDD)工艺中使用的锗(或其他类型的离子)离子非晶化(Ge IMP)替换为无遮蔽的预非晶化离子注入，后续对不同器件的LDD注入前不再做锗离子非晶化。
[0025]在本专利技术的实施例中，步骤一中的衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。SOI衬底包括位于作为SOI衬底的有源层的薄半导体层下方的绝缘体层。有源层的半导体和块状半导体通常包括晶体半导体材料硅，但也可以包括一种或多种其他半导体材料，诸如锗、硅锗合金、化合物半导体(例如，GaAs、AlAs、InAs、GaN、AlN等)或其合金(例如，GaxAl1
‑
xAs、GaxAl1
‑
xN、InxGa1
‑
xAs等)、氧化物半导体(例如，ZnO、SnO2、TiO2、Ga2O3等)或其组合。半导体材料可以是掺杂的或未掺杂的。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。
[0026]在本专利技术的实施例中，由于单晶硅中的晶格原子整齐的排列，在特定的角度存在很多的通道，如果离子以垂直的角度进入通道，则其只要带很少的能量就可以行进一个很长的距离，无法精确控制深度，即离子注入的通道效应(channeling effect)。步骤一中预非晶化离子注入的离子源包括Ge、Si和Xe，可以使单晶硅表面非晶化，从而达到抑制通道离子。
[0027]步骤二、在衬底上形成光刻胶层，根据不同的器件区光刻打开光刻胶层，使得部分衬底裸露，从而定义出需形成轻掺杂源漏的区域；
[0028]在本专利技术的实施例中，步骤二中的器件区包括低压器件区和高压器件区。需要说明的是，器件区由实际产品的需求决定，也可以是更多类型的器件区。
[0029]步骤三、对裸露的衬底进行轻掺杂源漏的离子注入，之后去除光刻胶层；
[0030]在本专利技术的实施例中，步骤三中对NMOS进行轻掺杂源漏的离子注入的离子源包括P、P2、P4、As、As2、As4。
[0031]在本专利技术的实施例中，步骤三中对PMOS进行轻掺杂源漏的离子注入的离子源包括
B、BF2、B10H14、B12H22、C2B10H12。
[0032]在本专利技术的实施例中，步骤三中利用灰化工艺以及湿法清洗的方法去除光刻胶层，即采用灰化工艺处理光刻胶层后，再利用湿法清洗的方法去除剩余的反应物。
[0033]步骤四、重复步骤二、三的方法至每一个器件区完成轻掺杂源漏的离子注入。例如首先打开低压器件区所需离子注入的区域，形成轻掺杂源漏后去除光刻胶层；之后形成另一层光刻胶层，打开高压器件区所需离子注入的区域，形成请掺杂源漏后去除光刻胶层。
[0034]在本专利技术的实施例中，请参阅图2，其示出了改进前(BSL)的基准电压分布标准101与改进后的基准电压分布标准102，本专利技术的方法可以有效减小基准电压的分布。
[0035]在本专利技术的实施例中，请参阅图3，本专利技术的方法使得基准电压标准偏差较BSL降低50％，良率提升约10％。
[0036]需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种改善MOS器件电性失配的方法，其特征在于，至少包括：步骤一、提供衬底，对所述衬底表面进行无遮蔽的预非晶化离子注入；步骤二、在所述衬底上形成光刻胶层，根据不同的器件区光刻打开所述光刻胶层，使得部分所述衬底裸露；步骤三、对裸露的所述衬底进行轻掺杂源漏的离子注入，之后去除所述光刻胶层；步骤四、重复步骤二、三的方法至每一个所述器件区完成所述轻掺杂源漏的离子注入。2.根据权利要求1所述的改善MOS器件电性失配的方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅衬底。3.根据权利要求1所述的改善MOS器件电性失配的方法，其特征在于：步骤一中所述预非晶化离子注入的离子源包括Ge、Si...

【专利技术属性】
技术研发人员：翟海涛，赵鹏，齐瑞生，黄冠群，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：