用于引线连接式芯片的有机芯片载体制造技术

一种引线连接式芯片的芯片载体，采用有机介电材料而不是常规陶瓷材料，还至少采用一个有机的可光学成像的介电层，带有镀层光学通路以使扇出电路的多层电互连，并且还采用单层坑来容纳芯片而不用常规多层坑。而且还含有直接位于芯片下方的热通路孔和金属层以增强热耗散。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及到用于引线连接式芯片的有机芯片载体。半导体集成电路器件(以下称之为半导体芯片或芯片)的电学封装方法通常是将一个或几个芯片安装在陶瓷(例如氧化铝)芯片载体衬底上，并采取引线连接的方法将各芯片上的I/O(输入/输出端)接触焊点电连接到陶瓷芯片载体衬底上相应的接触焊点上(因而也是相应的扇出电路)。然后将得到的陶瓷芯片载体安装在印刷电路板(PCB)上或印刷电路卡片(PCC)上，并从而(经由PCB或PCC上的电路)电连接到安装在PCB或PCC上的其它陶瓷芯片载体和其它电子元件上。虽然上述的封装方法肯定是有用的、但采用陶瓷芯片载体衬底确实牵涉到一些限制和缺点。例如，正如人们已知的，电信号通过介电层上或二个介电层之间的引线的传播速度正比于介电层介电常数平方根的倒数。不幸的是，陶瓷的介电常数相当大，例如氧化铝的介电常数约为9，这就使陶瓷芯片载体的信号传播速度相当低，有时低得不合要求。采用陶瓷芯片载体衬底还引起某些I/O限制。例如，单层陶瓷芯片载体衬底在陶瓷单层的上表面上只包含一层延伸至陶瓷单层外围附近接触焊点的扇出电路。(通常用带有连接于这些外围接触焊点的内引线的引线框来实现这种陶瓷芯片载体到PCB或PCC的电连接。)然而，当芯片I/O数目增加时，就必须增加扇出引线的数目，而且必须相应地减小各扇出引线之间的间隔，直至相邻扇出引线之间不希望有的串扰变成不可接受。而且，在陶瓷层外围附近要制作相应的大量接触焊点即使不是不可能，也变得越来越困难。这样，单层陶瓷芯片载体衬底在其处置具有大量I/0的芯片的能力方面肯定要受到限制。为适应具有相当大量I/0数目的芯片而作的努力导致了采用多层陶瓷芯片载体衬底，它采用所谓的球栅阵列(BGA)来代替引线框。这种陶瓷芯片载体衬底与单层陶瓷芯片载体衬底之间的差别在于，它们在二个或多个陶瓷层上含有二个或多个扇出电路层。重要的是，扇出电路的各层间的电互连是用机械钻制的通道孔(镀有和/或填充有导电材料)来实现的。此外，一定数目的这种孔从扇出电路层延伸到芯片载体衬底上装设有焊球(呈栅阵列状，故称球栅阵列)的底部。这些焊球要按机械方式和导电连接到PCB或PCC上各相应的可焊接的接触焊点。遗憾的是，使扇出电路各层导电互连的机械钻制的孔的直径相当大，要求扇出引线之间的间隔相当大。但这一相当大的扇出引线之间的间隔限制了这种多层陶瓷衬底芯片载体衬底所能容纳的芯片I/O的数目。为封装具有相当大数目芯片I/0的芯片所作的其它努力导致采用多层陶瓷衬底中的多层坑。(此处所谓的“坑”表示衬底中的一个凹陷处而不是贯穿衬底厚度的孔)。当采用这种封装结构时，芯片面朝上地安装在多层坑的底部。引线从芯片上表面的I/O接触焊点延伸到构成多层坑的不同层的多层陶瓷衬底的不同层的各个暴露的上表面上的接触焊点。尽管这种结构确实能够容纳相当大量的芯片I/O，它也确实使从芯片延伸到多层坑上层的引线相当长。结果，相应电信号的“飞行时间”就不希望有地增加了。陶瓷芯片载体衬底就其热耗散能力来说也受到限制。例如，在带有位于多层坑底部的芯片的多层陶瓷芯片载体的情况下，通一常是用直接于坑的下方提供热沉(heat sink)的方法来获得热耗散。但这意味着芯片产生的热在到达热沉之前必须传递坑底部的陶瓷层。结果，热耗散速率受到限制。于是，开发芯片载体的人们就希望有一种芯片载体能够(1)具有相当高的电信号传播速度；(2)能容纳相当大量I/O的芯片同时又无需机械钻制的孔来互连扇出电路的不同层；(3)具有相当短的“飞行时间”；以及(4)具有相当高的热耗散速率。但迄今未能成功。本专利技术涉及到一种芯片载体，它(1)具有相当高的电信号传播速度；(2)能容纳相当大量I/O的芯片同时又无需机械钻制的孔来互连扇出电路的不同层；(3)免去了采用相当长的引线，从而获得了相当短的“飞行时间”；以及(4)获得了相当高的热耗散速率。重要的是，本专利技术的芯片载体采用了诸如以FR4和DriClad商标出售的环氧/玻璃配方的有机介电材料来代替陶瓷介电材料。这些有机材料的介电常数相当低，例如FR4的介电常数为4.0。结果，本专利技术的芯片载体就具有相当高的电信号传播速度。本专利技术的芯片载体还采用一个用作薄膜再分布层(FRL)的有机可光学成像的介电层。亦即，此特殊的有机介电层对光很灵敏，并且正如光抗蚀剂那样可用掩模方便地选择性曝光及显影，以便在可光学成像介电层中形成通道孔(此处称之为光学通道以区别于机械钻制的通道孔)。重要的是，这些光学通道可容易地做成直径远远小于常规机械钻孔技术所形成的通道的直径。例如，常规钻制通道孔的直径通常不小于约12密尔(0.012英寸)，而光学通道的直径可小于例如2密尔(0.002英寸)。结果，当这种可光学成像介电层结合到本专利技术的芯片载体中的时候，就可以使扇出电路的二个(或更多个)层互连而不必将扇出引线之间的间隔限制到采用机械钻制孔那样的程度。结果，本专利技术的芯片载体就可容纳具有比常规陶瓷芯片载体所能容纳的更多的I/O数目的芯片。本专利技术的芯片载体还采用一个单层坑(single-tiered cavity)来容纳一个芯片而不是采用多层坑。结果就避免了相当长的引线连接。因此，本专利技术的芯片载体可得到相当短的相应电信号的“飞行时间”。在本专利技术的一个实施例中，热通道孔提供在单层坑之下方，延伸至芯片载体的底部，以便将芯片产生的热排出到大气中。在另一实施例中，将热沉直接提供在热通道孔下方以进一步增强热耗散。在又一个实施例中，芯片载体包含一个用作热沉的金属(例如铜)层，而且单层坑的深度延伸到甚至进入金属层。这就在坑中的芯片与热沉之间导致直接的物理接触，引起更大的热耗散。在另一实施例中，本专利技术的芯片载体至少包括二个有机层，其间夹有一个接地平面。同这一实施例相关的单层坑的深度至少延伸至接地平面。重要的是，本实施例还包含一个几乎连续的金属环围绕着坑的侧壁并按垂直方向延伸至芯片载体的上表面。由于此金属环使得有可能容易与接地平面导电接触同时又无需延伸至接地平面的机械钻制的通道孔，故此金属环的存在是有利的。结果就可有利地减小扇出引线之间的间隔。参照附图来描述本专利技术，在这些附图中附图说明图1是本专利技术芯片载体第一实施例的剖面图；图2是本专利技术芯片载体第二实施例的剖面图；图3是本专利技术芯片载体第三实施例的剖面图；图4是本专利技术芯片载体第四实施例的剖面图；图5是本专利技术芯片载体第五实施例的剖面图；以及图6是衬底的俯视图，示出了用于制造本专利技术芯片载体第五实施例的工序。本专利技术涉及到一种用于引线连接式芯片的芯片载体，这种载体(1)具有相当高的电信号传播速度；(2)容易容纳相当大量的I/O的芯片；(3)无需长的引线连接从而获得相当短的电信号传过引线的“飞行时间”；以及(4)获得了相当高的热耗散速率。如上所述，本专利技术的芯片载体由于采用了诸如以商标FR4和DriClad出售的环氧/玻璃配方的有机材料来代替陶瓷材料而获得了相当高的电传播速度。本专利技术的芯片载体由于至少采用了一种其中形成了光学通道的有机可光学成像介电层作为薄膜再分布层(FRL)以电互连扇出电路的二个(或更多个)层，故还易于容纳相当大量I/O的芯片。本专利技术的芯片载体避免了相当长的引线连接，因而传过引线连接的电信号获得了相当短的“飞行时间”，这是本文档来自技高网...

【技术保护点】
一种芯片载体，它包含：一个芯片载体衬底，它包括一个第一表面、一个与上述第一表面相对立的第二表面、以及至少第一和第二有机材料层，至少紧邻上述第一表面的上述第一层是可光学成像的且带有第一层包含接触焊点的电路；一个单层坑，其深度从上述第一 表面延伸到上述第二表面，上述深度至少穿透上述第一可光学成像层的厚度；以及一个面朝上地位于上述坑中、包含芯片接触焊点和从上述芯片接触焊点延伸到上述第一可光学成像层上的接触焊点的引线连接的半导体芯片。

【技术特征摘要】
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【专利技术属性】
技术研发人员：AC巴特，SD迪赛，TP杜菲，JA莱特，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]