有机芯片载体的高密度设计制造技术

一种用于高密度集成电路芯片连接的有机集成电路芯片载体，其中提供电互连到外部电路的接触焊盘或微孔位于第一阵列图形中，而电镀通孔或通孔位于第二阵列图形中。这允许在芯片载体中使用布线槽，信号布线条可以在芯片载体中选择路由。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术通常涉及集成电路装置对印刷电路板的连接，特别是，本专利技术涉及利用集成电路芯片载体将半导体集成电路(IC)芯片连接在印刷电路板上，其中通过集成电路芯片载体实现全部信号和电源的连接。当集成电路芯片已装在集成电路芯片载体上时，集成电路芯片很容易进入其希望的工作环境。典型的芯片载体通过提供到芯片外或外部装置的电连接来提供集成电路芯片和电路板的接口。已经使用用于芯片载体的有机衬底并为许多应用继续发展。由于改进的电性能和更低的成本期望这些衬底替代陶瓷衬底，特别在芯片载体应用中。但是，使用用于互连半导体芯片和电子封装中的印刷电路板的多层互连结构引入许多挑战，其中之一是芯片载体内电信号电路之间所需的空间量。随着半导体芯片输入/输出(I/O)计数超出了外围装置以及随着半导体芯片和印刷电路板缩小化趋势的发展。区域阵列互连是用于建立半导体芯片和有机芯片载体之间以及有机芯片载体和印刷电路板之间大量连接的优选方法。典型的芯片载体包括顶表面和底表面。(术语“顶”和“底”只用于区分两个表面，并不特指该结构装在印刷电路板时芯片或载体的方向。)芯片载体的顶表面具有以相应于芯片上输入或输出焊盘的图形或“脚印”的图形安排一组接触焊盘。芯片载体的底表面具有经通孔连接到第一组接触焊盘的第二组接触焊盘。通孔是横跨芯片载体厚度方向的(通常)圆柱孔，并与充当电热导体的诸如铜的材料成一直线。通孔提供芯片和位于芯片载体内层中的电路图形之间的路径。在载体中钻出通孔是最常用的提供信号、接地和电源互连装置的方案。但是，利用完成信号接地和电源互连所必须的诸如受控熔塌芯片连接器(C4)焊料球栅的工业标准栅图形钻所有的通孔需要钻极细的间距(例如，9密尔或更细的间距)。为了使所有的信号线躲开所钻孔之间的槽，需要细电线(例如细于18微米)。具有这种布线的设计会导致可用产品产量非常低。已经建议其它的设计，即采用布线槽和随后的建造工艺以使通孔从信号电路中独立出来。这些设计中的信号线具有小到14微米的宽度。但是，这种布线不可能符合要求的阻抗规范。另外，为了实现14微米的宽度，通孔的镀层必须非常薄，是2-3微米的数量级。此相对较薄的镀层导致通孔的热和电特性的不足。本专利技术所采取的技术方案使得信号线宽度与电镀通孔(PTH)镀层厚度无关。因此，存在一种以有效而廉价的方式增加封装密度、电性能和装置对芯片载体结构的可靠性。电子封装可以显著增加半导体芯片和有机芯片载体之间以及有机芯片载体和印刷电路板之间互连的密度，该电子封装包括诸如有机芯片载体的多层互连结构并提供电信号可以选择路由的布线槽。另外，它使得电子封装的设计显著改进电性能。应当相信这种结构将形成对现有技术的显著改进。本专利技术提供一种芯片载体结构，其包括将通孔放在认为是“关栅”的位置上，即当通孔位于芯片载体内部时，其不在由典型栅坐标或阵列图形系统定义的位置上。以这种方式重新定位通孔允许成组的电信号涌入位于通孔之间的布线槽。利用布线槽还允许电线宽度增加，这导致产品可靠性和产量的增加。电通孔信号利用内层中典型为狗骨头形的导电连接器返回到多层结构中的“开栅”位置(即，进一步连接要求的阵列图形)。因此，当电信号从顶和底表面离开芯片载体时，该电信号再次位于阵列图形结构中。底表面的阵列图形结构类似于顶表面的结构。或者，底表面的阵列图形结构可能远远不同于顶表面结构。例如，顶表面的阵列图形可以扩展或收缩(例如，分别为扇形张开图形或扇形收缩图形)。这些变换可以是线性或发射性或两者的某些组合。而且，一个通孔可以连接到一个以上的微孔，或相反。利用钻通外部绝缘层的盲孔实现通孔返回阵列图形位置，在通孔被钻孔和电镀之后，外部绝缘层用于芯片载体。外部绝缘层将覆盖和/或填入关栅或非阵列图形通孔。或者，这些盲孔可以利用本领域所熟知的技术来形成，例如激光剥落、等离子体蚀刻、机械钻孔或光成像。一般说来，本专利技术提供一种包含叠置组件的集成电路载体结构，包括第一表面；与所述第一表面大致平行的第二表面；一组在所述第一表面上以第一阵列图形排列的接触焊盘；一组在所述第二表面上以第二阵列图形排列的接触焊盘；所述结构内的通孔，用于连接第一和第二表面上各自的接触焊盘，其中所述通孔从第一表面上的阵列图形水平移动；和连接接触焊盘和通孔的导电元件。本专利技术还提供一种印刷电路板组件，包括半导体集成电路；印刷电路板；将半导体集成电路装在印刷电路板的集成电路装置，包括具有第一表面和与所述第一表面大致平行的第二表面的分层结构；一组在所述第一表面上以第一阵列图形排列的接触焊盘；一组在所述第二表面上以第二阵列图形排列的接触焊盘；所述结构内的通孔，用于连接第一和第二表面上各自的接触焊盘，其中所述通孔从第一表面上的阵列图形水平移动，为了最大化可用布线槽的体积；和连接接触焊盘和通孔的导电元件。本专利技术还提供一种组装具有叠置组件集成电路载体结构的方法，其中叠置组件包括大致平行的第一和第二表面；包括在所述第一表面上以第一阵列图形排列一组接触焊盘；在所述第二表面上以第二阵列图形排列一组接触焊盘；所述结构内形成通孔，用于连接第一和第二表面上各自的接触焊盘，其中所述通孔从第一表面上的阵列图形水平移动；和采用导电元件以连接接触焊盘和通孔。可以理解上面的综述和下面的详细描述都是示范性的，而不是对本专利技术的限制。当结合附图阅读下面的详细描述时可以最好地理解本专利技术。需要强调的是根据通常的实践和为了清楚，附图的各种特征不是按比列画出的。相反，各种特征的尺寸可以任意扩大或缩小。附图中包含下面的几幅图附图说明图1是表示根据本专利技术将半导体芯片装在载体和将载体装在印刷电路板上的分解透视图；图2是对图1的根据本专利技术安装和连接集成电路芯片、芯片载体和印刷电路板放大比例的纵向剖面图；图3描述图2根据本专利技术的芯片载体结构上表面的顶视图；图4描述图2根据本专利技术一可能实施例的芯片载体结构上表面的顶视图；图5描述图2根据本专利技术另一可能实施例的芯片载体结构上表面的顶视图。本专利技术提供一种有机集成电路芯片载体。特别是一种新设计，使半导体芯片的信号线通过多层芯片载体，同时保持用于增加生产量的最大的布线宽度。虽然本专利技术易用于多种不同形式的实施例，这里在附图中表示并将详细描述本专利技术的优选实施例。但是，应当理解本说明书应当认为是本专利技术原理的示范，而且不希望将本专利技术限制在所说明的实施例中。参照图1，此图表示将半导体芯片12安在载体14上以及将载体14安在电路化衬底16(例如，印刷电路板)上的电子封装10的分解透视图。电子封装10包括多层互连结构20，最好是适于利用多个焊料球24和导电焊盘18将半导体芯片12电连接到印刷电路板的有机芯片载体。多层互连结构20典型包括某种绝缘和导电材料的交替层(参见图2)。如图2所示，多层互连结构20还包括多个微孔22和接触焊盘32，它们电连接于芯片载体14内的多个导电连接器28。多个微孔22还连接于半导体芯片12上的多个接触部件30。多个微孔22的每一个包括位于多个微孔22内壁上和多个导电部件28选定部分上的一层导电材料34，该导电材料最好是铜，但导电膏或焊料也是可以的。多个接触焊盘32的选定部分电耦合于焊料连接34的相应部分。将每个焊料连接34设计为有效匹配半导体芯片12上的接触部件30的图形。最好使不超过一个的本文档来自技高网...

【技术保护点】
一种包含叠置组件的集成电路载体结构，包括： 第一表面； 与所述第一表面大致平行的第二表面； 一组在所述第一表面上以第一阵列图形排列的接触焊盘； 一组在所述第二表面上以第二阵列图形排列的接触焊盘； 所述结构内的通孔，用于连接第一和第二表面上各自的接触焊盘，其中所述通孔从第一表面上的阵列图形水平移动；和 连接接触焊盘和通孔的导电元件。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：TF卡登，TW达维斯，RW基斯勒，RD瑟贝斯塔，DB斯通，CL泰特兰帕罗马基，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]