功率器件用终端结构及制备方法技术

本发明专利技术涉及一种功率器件用终端结构及制备方法。其在终端区域内，沿主结指向第二导电类型VLD区域的方向上，包括耗尽截止环，其中，耗尽截止环在终端区域内至少分布于第二导电类型VLD区域；对任一耗尽截止环，包括若干间隔分布的耗尽截止槽，耗尽截止槽的槽底位于第二导电类型VLD区域的下方；对任一耗尽截止槽，包括填充于所述耗尽截止槽内的槽内导电多晶硅以及覆盖耗尽截止槽内壁的槽内低介电绝缘体，槽内导电多晶硅通过槽内低介电绝缘体与所在耗尽截止槽的内壁绝缘隔离。本发明专利技术能有效避免VLD区域的表面击穿，消除主结外围以及由于受产线机台注入剂量的偏差对击穿电压的影响，提高终端的可靠性。高终端的可靠性。高终端的可靠性。

【技术实现步骤摘要】
功率器件用终端结构及制备方法


[0001]本专利技术涉及一种终端结构及制备方法，尤其是一种功率器件用终端结构及制备方法。

技术介绍

[0002]功率半导体器件广泛应用于汽车、电源、电机驱动器等领域，是电力电子电路中的核心器件。传统的VLD(Varied Lateral Doping，横向变掺杂终端)横向结终端结构，表面注入剂量偏低，在无场板保护下，受工艺线引入电荷影响较大。
[0003]但受产线机台注入剂量的偏差，会使得终端VLD受影响，注入剂量发生偏差，使得实际流片的终端可靠性不佳，耐压不足。高温时，由于漏电增大，最大场强位置变化，使得终端受产线注入剂量的偏差，耐压不稳定，可靠性变差，难以满足功率器件终端结构的需求。

技术实现思路

[0004]本专利技术的目的是克服现有技术中存在的不足，提供一种功率器件用终端结构及制备方法，其能有效避免VLD区域的表面击穿，消除主结外围以及由于受产线机台注入剂量的偏差对击穿电压的影响，提高终端的可靠性。
[0005]按照本专利技术提供的技术方案，所述功率器件用终端结构，包括第一导电类型衬底、制备于所述第一导电类型衬底内的主结以及制备于第一导电类型衬底终端区域内的第二导电类型VLD区域，第二导电类型VLD区域与主结接触并向远离主结的方向延伸；
[0006]在终端区域内，沿主结指向第二导电类型VLD区域的方向上，包括若干周期性排布的耗尽截止环，其中，耗尽截止环在终端区域内至少分布于第二导电类型VLD区域，耗尽截止环均环绕包围主结，且耗尽截止环间相互平行；
[0007]对任一耗尽截止环，包括若干间隔分布的耗尽截止槽，耗尽截止槽的槽底位于第二导电类型VLD区域的下方；
[0008]所有耗尽截止环内耗尽截止槽的分布位置正对应；
[0009]对任一耗尽截止槽，包括填充于所述耗尽截止槽内的槽内导电多晶硅以及覆盖耗尽截止槽内壁的槽内低介电绝缘体，槽内导电多晶硅通过槽内低介电绝缘体与所在耗尽截止槽的内壁绝缘隔离。
[0010]在终端区域内，耗尽截止环还分布于第二导电类型VLD区域的外侧，其中，
[0011]耗尽截止环位于耐压截止环的内侧，耐压截止环位于终端区域内的外圈，相邻的耗尽截止环间呈等间距分布。
[0012]耐压截止环与耐压截止环金属欧姆接触；
[0013]在终端区域内，不同耗尽截止环间的槽内导电多晶硅依次串接，以形成多晶硅串接体，耐压截止环金属与多晶硅串接体的一端电连接，多晶硅串接体的另一端与有源区金属电连接。
[0014]在第一导电类型衬底终端区域上设置介质氧化层，其中，
[0015]所述介质氧化层覆盖耗尽截止环，在介质氧化层上设置螺旋分布的槽外导电多晶硅层，槽外导电多晶硅层与耗尽截止槽相应的槽内导电多晶硅接触，以将不同耗尽截止环间的槽内导电多晶硅依次串接形成多晶硅串接体。
[0016]对介质氧化层，设置若干贯通所述介质氧化层的介质氧化层接触孔，槽外导电多晶硅层通过介质氧化层接触孔与耗尽截止环内的槽内导电多晶硅接触；
[0017]槽外导电多晶硅层通过绝缘介质层压盖在介质氧化层上，耐压截止环金属以及有源区金属均支撑在绝缘介质层上。
[0018]所述耐压截止环采用超结结构，其中，
[0019]耐压截止环金属与超结结构中的N柱与P柱欧姆接触。
[0020]所述槽内低介电绝缘体包括苯并环丁烯树脂。
[0021]在所述第一导电类型衬底的背面设置第一导电类型场截止区，其中
[0022]第一导电类型场截止区与第一导电类型衬底邻接，在第一导电类型场截止区上设置背面金属层。
[0023]一种功率器件用终端结构的制备方法，用于制备上述的终端结构，所述制备方法包括如下步骤：
[0024]提供第一导电类型衬底，并在所述第一导电类型衬底内制备用于形成主结的第二导电类型基区，以及在所述第一导电类型衬底的终端区域内制备第二导电类型VLD区域，其中，第二导电类型VLD区域与主结接触；
[0025]制备用于形成耗尽截止环的耗尽截止槽，其中，耗尽截止环至少分布于第二导电类型VLD区域，对任一耗尽截止环，包括若干间隔分布的耗尽截止槽，耗尽截止槽的槽底位于第二导电类型VLD区域的下方；所有耗尽截止环内耗尽截止槽的分布位置正对应；
[0026]在上述耗尽截止槽内制备槽内低介电绝缘体以及槽内导电多晶硅，其中，所述槽内低介电绝缘体覆盖耗尽截止槽的内壁，槽内导电多晶硅通过槽内低介电绝缘体与所在耗尽截止槽的内壁绝缘隔离。
[0027]耗尽截止槽的深度为12μm～15μm；
[0028]在终端区域内，耗尽截止环还分布于第二导电类型VLD区域的外侧，其中，
[0029]耗尽截止环位于耐压截止环的内侧，耐压截止环位于终端区域内的外圈，相邻的耗尽截止环间呈等间距分布。
[0030]所述“第一导电类型”和“第二导电类型”两者中，对于N型GBT器件，第一导电类型指N型，第二导电类型为P型；对于P型IGBT器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。
[0031]本专利技术的优点：在终端区域设置若干周期排布的耗尽截止环，利用耗尽截止环内的耗尽截止槽与第二导电类型VLD区域配合，能够避免第二导电类型VLD区域的表面击穿；
[0032]耐压截止环采用超结结构，通过引入新的电荷平衡，降低了耗尽截止环邻近耐压截止环一侧的电场，以缓解局部电场线拥挤，提高终端的耐压；
[0033]利用螺旋分布的槽外导电多晶硅层将槽内导电多晶硅串接形成多晶硅串接体，多晶硅串接体与有源区金属以及耐压截止环金属电连接，以能增大终端区域的耐压，消除主结外围以及由于受产线机台注入剂量的偏差对击穿电压的影响，提高终端区域的可靠性。
附图说明
[0034]图1为利用本专利技术终端结构形成功率器件的俯视图。
[0035]图2为本专利技术终端结构的一种实施例剖视图。
[0036]图3为本专利技术耗尽截止环内截止环沟槽的一种分布实施例。
[0037]附图标记说明：1
‑
有源区金属、2
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绝缘介质层、3
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槽外导电多晶硅层、4
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介质氧化层、5
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P型主结区、6
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P型VLD区域、7
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耗尽截止槽、8
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N柱、9
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P柱、10
‑
槽内低介电绝缘体、11
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耐压截止环金属、12
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N型衬底、13
‑
N+场截止区、14
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背面金属层、15
‑
有源区、16
‑
槽内导电多晶硅。
具体实施方式
[0038]下面结合具体附图和实施例对本专利技术作进一步说明。
[0039]为了能有效避免P型VLD区域6的表面击穿，以第一导电类型为N型，第二导电类型为P型为例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种功率器件用终端结构，包括第一导电类型衬底、制备于所述第一导电类型衬底内的主结以及制备于第一导电类型衬底终端区域内的第二导电类型VLD区域，第二导电类型VLD区域与主结接触并向远离主结的方向延伸；其特征是：在终端区域内，沿主结指向第二导电类型VLD区域的方向上，包括若干周期性排布的耗尽截止环，其中，耗尽截止环在终端区域内至少分布于第二导电类型VLD区域，耗尽截止环均环绕包围主结，且耗尽截止环间相互平行；对任一耗尽截止环，包括若干间隔分布的耗尽截止槽，耗尽截止槽的槽底位于第二导电类型VLD区域的下方；所有耗尽截止环内耗尽截止槽的分布位置正对应；对任一耗尽截止槽，包括填充于所述耗尽截止槽内的槽内导电多晶硅以及覆盖耗尽截止槽内壁的槽内低介电绝缘体，槽内导电多晶硅通过槽内低介电绝缘体与所在耗尽截止槽的内壁绝缘隔离。2.根据权利要求1所述的功率器件用终端结构，其特征是：在终端区域内，耗尽截止环还分布于第二导电类型VLD区域的外侧，其中，耗尽截止环位于耐压截止环的内侧，耐压截止环位于终端区域内的外圈，相邻的耗尽截止环间呈等间距分布。3.根据权利要求2所述的功率器件用终端结构，其特征是：耐压截止环与耐压截止环金属欧姆接触；在终端区域内，不同耗尽截止环间的槽内导电多晶硅依次串接，以形成多晶硅串接体，耐压截止环金属与多晶硅串接体的一端电连接，多晶硅串接体的另一端与有源区金属电连接。4.根据权利要求3所述的功率器件用终端结构，其特征是：在第一导电类型衬底终端区域上设置介质氧化层，其中，所述介质氧化层覆盖耗尽截止环，在介质氧化层上设置螺旋分布的槽外导电多晶硅层，槽外导电多晶硅层与耗尽截止槽相应的槽内导电多晶硅接触，以将不同耗尽截止环间的槽内导电多晶硅依次串接形成多晶硅串接体。5.根据权利要求4所述的功率器件用终端结构，其特征是：对介质氧化层，设置若干贯通所述介质氧化层的介质氧化层接触孔，槽外导电多晶...

【专利技术属性】
技术研发人员：李哲锋，许生根，杨晓鸾，孔凡标，李磊，
申请(专利权)人：江苏中科君芯科技有限公司，
类型：发明
国别省市：