一种基于分片的数字逻辑仿真加速架构制造技术

本发明专利技术公开了一种基于分片的数字逻辑仿真加速架构，包括上位机软件、PCIE通信接口和硬件加速板卡；本发明专利技术解决了单块硬件加速板卡上FPGA资源无法满足被测设计逻辑资源的问题，将被测设计分割若干片分别加载至不同的硬件加速板卡上分片进行仿真加速，提高了超大规模被测设计的仿真效率；本发明专利技术能够根据用户需求采用资源优先、时钟域优先或模块最小耦合优先三种分割标准对被测设计进行逻辑分割，适应性更强，应用更灵活；本发明专利技术通过对各分割工程进行时钟域内和跨时钟域的有效约束以及各分片板卡间的通信逻辑的合理控制，使各分割工程之间数据交互以及各分割工程与上位机的数据交互能够正确且合理，从而确保仿真加速结果正确。确。确。

【技术实现步骤摘要】
一种基于分片的数字逻辑仿真加速架构


[0001]本专利技术涉及FPGA仿真测试
，具体为一种基于分片的数字逻辑仿真加速架构。

技术介绍

[0002]FPGA仿真验证是数字逻辑设计测试的必要步骤，是保障数字逻辑设计质量的有效手段之一。随着系统设计的复杂性不断增加，可编程逻辑门阵列(FPGA)器件使用的规模和设计复杂度增长迅猛，特别是针对超大规模数字逻辑设计，仿真运行时间长、效率低，尤其是在设计后期，需要进行回归测试时，电路规模庞大，仿真情景众多，用传统的软件仿真时会耗费数个小时、数天甚至数周的时间，从而导致测试周期大大延长，研发成本也相对剧增，最终降低了产品的市场竞争力。目前，主要采用FPGA软硬件协同仿真系统对数字逻辑设计进行加速仿真，其研发和实验成本低，可扩展性强，适用于小规模专业集成电路研发或者数字逻辑设计的验证。现有的FPGA软硬件协同仿真系统主要包括设置于用户PC端中的软件系统部分和对数字逻辑设计进行模拟的硬件系统部分。但现有的技术受到集成电路芯片逻辑规模的限制，若被测设计规模超出的硬件系统上集成电路芯片的规模，则仿真加速无法顺利进行，或只能选取设计的各个部分分别进行仿真加速，这样势必会拖慢仿真速度，从而导致仿真加速的效果不佳。
[0003]思尔芯(上海)信息科技有限公司专利CN202011384413.6公开了一种基于FPGA逻辑的软件分割方法，只是介绍了数字逻辑设计的分割算法，并未涉及基于此种算法的仿真加速架构的详细设计。

技术实现思路

[0004]本专利技术的目的在于提供一种基于分片的数字逻辑仿真加速架构，以解决上述
技术介绍
中提出的现有FPGA软硬件协同仿真系统硬件加速板卡上，FPGA逻辑资源有限而无法适应超大规模逻辑设计仿真加速的问题。
[0005]为实现上述目的，本专利技术提供如下技术方案：一种基于分片的数字逻辑仿真加速架构，包括上位机软件、PCIE通信接口和硬件加速板卡，所述上位机软件通过PCIE通信接口与多个硬件加速板卡建立数据连接。
[0006]优选的，所述上位机软件包括被测设计分片单元和仿真软件单元。
[0007]优选的，所述被测设计分片单元包括分割模块、分割工程生成模块、约束生成模块、工程处理模块和自动加载控制模块，分割模块与分割工程生成模块建立数据连接，分割工程生成模块和约束生成模块均与工程处理模块建立数据连接，工程处理模块与自动加载控制模块建立数据连接，自动加载控制模块与PCIE通信接口建立数据连接。
[0008]优选的，所述仿真软件单元包括软件仿真环境和软件接口模块，且软件仿真环境通过软件接口模块与PCIE通信接口建立数据连接。
[0009]优选的，所述硬件加速板卡包括通信单元、主FPGA单元和从FPGA单元，且通信单元
分别与主FPGA单元和PCIE通信接口建立数据连接，主FPGA单元与从FPGA单元建立数据连接。
[0010]优选的，所述主FPGA单元包括XDMA通信模块、DDR3缓存模块、第一GTX通信模块、从FPGA配置逻辑模块、用户逻辑寄存器模块、FPID及互连逻辑模块和DDR3读写仲裁逻辑模块，且DDR3读写仲裁逻辑模块分别与XDMA通信模块、DDR3缓存模块、第一GTX通信模块、从FPGA配置逻辑模块和FPID及互连逻辑模块建立数据连接，XDMA通信模块分别与用户逻辑寄存器模块、FPID及互连逻辑模块和通信单元建立数据连接，从FPGA配置逻辑模块与从FPGA单元建立数据连接。
[0011]优选的，所述从FPGA单元包括第二GTX通信模块和被测设计及相关控制模块，且被测设计及相关控制模块与第二GTX通信模块建立数据连接，第二GTX通信模块与第一GTX通信模块建立数据连接。
[0012]与现有技术相比，本专利技术的有益效果是：本专利技术解决了单块硬件加速板卡上FPGA资源无法满足被测设计逻辑资源的问题，将被测设计分割若干片分别加载至不同的硬件加速板卡上分片进行仿真加速，提高了超大规模被测设计的仿真效率；本专利技术能够根据用户需求采用资源优先、时钟域优先或模块最小耦合优先三种分割标准对被测设计进行逻辑分割，适应性更强，应用更灵活；本专利技术通过对各分割工程进行时钟域内和跨时钟域的有效约束以及各分片板卡间的通信逻辑的合理控制，使各分割工程之间数据交互以及各分割工程与上位机的数据交互能够正确且合理，从而确保仿真加速结果正确。
附图说明
[0013]图1为本专利技术的整体架构原理图；
[0014]图2为本专利技术的上位机软件原理图；
[0015]图3为本专利技术的硬件加速板卡原理图；
[0016]图4为本专利技术的FPID及互连逻辑模块原理图；
[0017]图5为本专利技术的整体架构框图；
[0018]图中：1、上位机软件；10、被测设计分片单元；100、分割模块；101、分割工程生成模块；102、约束生成模块；103、工程处理模块；104、自动加载控制模块；11、仿真软件单元；110、软件仿真环境；111、软件接口模块；2、PCIE通信接口；3、硬件加速板卡；30、通信单元；31、主FPGA单元；310、XDMA通信模块；311、DDR3缓存模块；312、第一GTX通信模块；313、从FPGA配置逻辑模块；314、用户逻辑寄存器模块；315、FPID及互连逻辑模块；316、DDR3读写仲裁逻辑模块；32、从FPGA单元；320、第二GTX通信模块；321、被测设计及相关控制模块。
具体实施方式
[0019]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0020]请参阅图1
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5，本专利技术提供的一种实施例：一种基于分片的数字逻辑仿真加速架构，包括上位机软件1、PCIE通信接口2和硬件加速板卡3，上位机软件1通过PCIE通信接口2
与多个硬件加速板卡3建立数据连接；上位机软件1包括被测设计分片单元10和仿真软件单元11；被测设计分片单元10用于将被测设计分割成n片，分别重新生成n个分割后的工程，进行综合、布局布线，生成n个bit文件；被测设计分片单元10包括分割模块100、分割工程生成模块101、约束生成模块102、工程处理模块103和自动加载控制模块104，分割模块100与分割工程生成模块101建立数据连接，分割工程生成模块101和约束生成模块102均与工程处理模块103建立数据连接，工程处理模块103与自动加载控制模块104建立数据连接，自动加载控制模块104与PCIE通信接口2建立数据连接；分割模块100负责将被测设计进行自上而下的分割，通过获取被测设计总体和每个模块的资源使用量，按照用户需求的不同标准对被测设计进行分割，分割标准包括资源优先、时钟域优先和模块最小耦合优先三类，将被测设计分割为n片，则分割后的n个中间代码送入分割工程生成模块本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于分片的数字逻辑仿真加速架构，包括上位机软件(1)、PCIE通信接口(2)和硬件加速板卡(3)，其特征在于：所述上位机软件(1)通过PCIE通信接口(2)与多个硬件加速板卡(3)建立数据连接。2.根据权利要求1所述的一种基于分片的数字逻辑仿真加速架构，其特征在于：所述上位机软件(1)包括被测设计分片单元(10)和仿真软件单元(11)。3.根据权利要求2所述的一种基于分片的数字逻辑仿真加速架构，其特征在于：所述被测设计分片单元(10)包括分割模块(100)、分割工程生成模块(101)、约束生成模块(102)、工程处理模块(103)和自动加载控制模块(104)，分割模块(100)与分割工程生成模块(101)建立数据连接，分割工程生成模块(101)和约束生成模块(102)均与工程处理模块(103)建立数据连接，工程处理模块(103)与自动加载控制模块(104)建立数据连接，自动加载控制模块(104)与PCIE通信接口(2)建立数据连接。4.根据权利要求2所述的一种基于分片的数字逻辑仿真加速架构，其特征在于：所述仿真软件单元(11)包括软件仿真环境(110)和软件接口模块(111)，且软件仿真环境(110)通过软件接口模块(111)与PCIE通信接口(2)建立数据连接。5.根据权利要求1所述的一种基于分片的数字逻辑仿真加速架构，其特征在于：所述硬件加速板卡(3)包括通信单元(30)、主FPGA单元(31)...

【专利技术属性】
技术研发人员：王宏伟，李铀，孙宇明，唐柳，赵敏，
申请(专利权)人：北京轩宇信息技术有限公司，
类型：发明
国别省市：