用于提高可靠性的半导体器件封装制造技术

辐射屏蔽集成电路器件，包括多个封装层（８０４、８０６）、与所述多个封装层结合的辐射屏蔽盖（８０２）或基底（８０８），其中电路芯片（８１６、８１８）被屏蔽以免接收超出所述电路芯片的总耐受剂量的辐射量。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及集成电路。更具体而言，本专利技术涉及高可靠性的集成电路封装，包括例如屏蔽集成电路免受辐射如电离辐射，但并不限于此。
技术介绍
使用集成电路器件的各种应用对通常不出现在消费应用中的集成电路器件提出要求。例如在空间卫星应用中，空间环境中存在不同水平的电离辐射，这通常导致集成电路芯片(die)暴露于超出集成电路芯片总耐受剂量的辐射量下。结果，集成电路芯片会受损，或者运行不正常，例如性能参数漂移或功能丧失。因而，集成电路器件会变得不可靠。此外，在集成电路器件内过量的热积累会导致集成电路芯片在超出其工作温度范围的温度下运行，反过来潜在地导致对集成电路芯片的损害，或者如通过出错而导致集成电路芯片的性能不可靠。同时，送入空间的集成电路必须足够坚固以经受住航天器从地球发射、在空间中展开和一旦展开而可能发生的一定量的与冲击相关的损伤。因此，空间中使用的集成电路芯片不仅必须提供一种机械装置(mechanism)或者与该机械装置结合使用以防止集成电路芯片暴露于超出其总耐受剂量的电离辐射下，而且必须提供一种机械装置或者与该机械装置结合使用以维持集成电路芯片的温度在其工作温度范围内，同时维持或提高集成电路封装的机械强度。送入空间的集成电路器件的另一重要方面是这种集成电路器件必须重量足够轻以符合从地球发射到空间如地球轨道的集成电路器件所固有的重量限制。因此，为了解决对用于防止集成电路暴露于超出其总耐受剂量的电离辐射下的装置的需求和对用于维持集成电路芯片的温度在其工作范围内的装置的需求，以及对机械强度的要求，用于空间环境的集成电路器件必须是轻质的。因此，在许多辐射环境中，集成电路芯片必须屏蔽辐射以便可靠地运行。例如，如上所述，在空间环境中，集成电路芯片必须是被屏蔽免受电离辐射的，否则电路会不能可靠地运行。另外，集成电路芯片可能需要被屏蔽免受例如X射线，X射线可能损害电路芯片而使其失效或者不可靠运行。在空间环境中，维修例如更换已经失效或者变得不可靠的部件是非常昂贵的或者完全不可能。因此，用于空间环境中的集成电路芯片应该被屏蔽免受电离辐射和X射线辐射中之一或二者以便可靠地运行。一直以来，当封装用于高辐射环境例如空间中的集成电路芯片时，由于空间发射所固有的重量限制以及重量和电子电路器件将承受的惯性机械力之间的关系，使得封装的尺寸和重量成为主要关心的问题。因此，体积非常大或非常重的集成电路器件不仅增加了使用集成电路器件的系统的发射成本，而且可能更重要的是降低了集成电路器件的可靠性。例如，集成电路器件会由于部件的重量对集成电路器件内部焊点产生更大的应力而变得不可靠，所述焊点例如将集成电路器件连接到电路板的焊点，或者固定集成电路器件封装盖的焊点。因此，集成电路器件重量的减小不仅有益于使得集成电路器件更轻并因此降低系统的重量，而且对焊点产生更小的应力并因此提高集成电路器件和使用该集成电路器件的系统的可靠性。迄今为止，多芯片模块提供包含封装的集成电路器件和在单层集成电路器件封装内的多集成电路芯片(multiple integrated circuit die)。多芯片模块在其封装内部、外部或者同时在封装内部和外部需要足够的屏蔽材料以保护多芯片模块内最敏感的多集成电路芯片，从而保证多芯片模块内最敏感的集成电路芯片的可靠性。影响该屏蔽量所需要的屏蔽材料的量不仅导致不可接受的高重量，并且导致不可接受的高成本，如下文所详细阐述的那样。此外，多芯片模块(或单片集成电路器件)中外部屏蔽材料的量大大降低了集成电路封装盖和集成电路封装的侧壁或基底之间密封的一致性，特别是将集成电路器件设计用于敏感集成电路芯片和/或苛刻的空间环境时。随着所需屏蔽材料的量如厚度变得更大时，制造工艺实现盖和侧壁或基底之间密封的能力变得更低。这是由于屏蔽材料除了为多芯片模块(或单片集成电路器件)内的集成电路芯片提供保护外，还作为散热器并因此影响用于实现盖和侧壁或基底之间密封的焊接过程。但是，盖和侧壁或基底之间的密封是重要的，这是由于这种密封使水分和其它化学污染物不能渗透集成电路器件和引起集成电路器件芯片劣化从而引起集成电路器件失效或降低集成电路器件的可靠性。获得密封的能力还随着集成电路器件封装尺寸的增加而降低。可用于例如盖中的屏蔽材料和用于集成电路器件封装的侧壁和/或基底的材料都响应热变化而以一定的速率膨胀和收缩，所述速率取决于所使用的材料。当盖和侧壁或基底之间的密封长度增加时，盖相对于侧壁或基底响应热变化的膨胀或收缩的量之间的差值增加。这在盖和侧壁或基底之间的界面处产生弯曲，反过来由于该界面处的应力和应变增加而降低制造工艺实现密封的能力。如上所述，缺乏实现密封的能力是所不希望的。本领域普通技术人员将容易理解，设计用于空间环境中的集成电路器件所存在的上述问题在其它环境中也存在。因此，下面描述的实施方案将理解为具有空间应用之外的许多应用。例如，在高容量、高密度器件中散热是重要的课题。本文描述的实施方案为迄今已知的器件提供散热方面的重大改进。具体地，由于对大量存储器和其它高容量集成电路器件的需求已经随着复杂性、处理能力和处理器位数的增加而增加，因此对压缩记忆存储器件和其它高容量和高密度集成电路器件的需求已经增加。大量电路例如高容量存储模块产生大量的热，这会最终引起高容量存储模块失效或者变得不可靠。封装高容量、高密度存储模块的现有方法包括在塑料封装中相互依次堆叠多个存储芯片。存储芯片的传统塑料封装没有为高可靠性高容量、高密度的存储模块提供足够的散热。缺乏足够的散热能力导致更大的集成电路器件和更小的电路密度。而且，缺乏散热能力使得集成电路器件的失效或不可靠性增加。因此，需要改进的集成电路器件和方法以解决上文所述的各种问题以及其它问题。
技术实现思路
在多种实施方案中，通过提供高度可靠的多层集成电路器件，本专利技术有利地解决了上述需求和其它需求。在一个实施方案中，本专利技术包括辐射屏蔽集成电路器件，该集成电路器件包含含有电路封装的多个封装层；与电路封装结合的辐射屏蔽基底；和与辐射屏蔽基底结合的电路芯片；与多个封装层结合的辐射屏蔽盖；和多个引脚连接器(pin connector)；其中电路芯片被屏蔽免于接收大于该电路芯片总耐受剂量的辐射量；其中多个封装层相互依次堆叠，使得第一封装层的底部用作第二封装层的顶部。在另一个实施方案中，本专利技术可以描述为具有以下特征包含含有电路封装的多个封装层的辐射屏蔽集成电路器件；与电路封装结合的辐射屏蔽盖；与电路封装结合的电路芯片；与多个封装层结合的辐射屏蔽基底；和多个引脚连接器；其中电路芯片被屏蔽免于接收大于该电路芯片总耐受剂量的辐射量；其中多个封装层相互依次堆叠。在又一个实施方案中，本专利技术有利地包括屏蔽集成电路器件的方法，所述方法包括形成含有第一辐射屏蔽基底、第一电路封装和第一电路芯片的第一封装层；形成包含第二辐射屏蔽基底、第二电路封装和第二电路芯片的第二封装层；使第一封装层的底部与第二封装层的顶部结合；以及使盖与第一封装层结合。附图说明通过附图中的实施例来阐述本专利技术，但并不限于此，附图中相同的附注表示类似的元件，其中图1说明分离成层的屏蔽封装，该封装设计来屏蔽多个电子电路芯片免受辐射；图2说明图1中所述层组装之后的屏蔽封装；图3是表示测定根据本专利技术的本文档来自技高网...

【技术保护点】
辐射屏蔽集成电路器件，包括：　　　　多个封装层，所述多个封装层包括：　　　　电路封装；　　　　与所述电路封装结合的辐射屏蔽基底；和　　　　与所述辐射屏蔽基底结合的电路芯片；和　　　　与所述多个封装层结合的辐射屏蔽盖；　　　　其中所述电路芯片被屏蔽免于接收超出所述电路芯片总耐受剂量的辐射量；　　　　其中所述多个封装层相互依次堆叠，使得第一封装层的底部用作第二封装层的顶部。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：珍妮特帕特森，
申请(专利权)人：麦斯韦尔技术股份有限公司，
类型：发明
国别省市：US[美国]