半导体器件及其制造方法技术

本发明专利技术的实施例涉及半导体器件及其制造方法。提供了一种能够在单元部分的终端部分附近确保足够的击穿电压的半导体器件及其制造方法。单元部分包括彼此相邻的第一单元柱状区域和第二单元柱状区域，以及布置在第一单元柱状区域和第二单元柱状区域之间的第一单元沟槽栅极和第二单元沟槽栅极。外周部分包括连接到第一单元沟槽栅极和第二单元沟槽栅极中的每个单元沟槽栅极的端部的外周沟槽栅极和相对于外周沟槽栅极而被布置在单元部分侧上并且在平面图中跨第一单元沟槽栅极和第二单元沟槽栅极延伸的第一外周柱状区域。沟槽栅极延伸的第一外周柱状区域。沟槽栅极延伸的第一外周柱状区域。

【技术实现步骤摘要】
半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]包括说明书、附图和摘要在内的于2021年10月13日提交的日本专利申请号2021
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168077的公开内容通过引用整体并入本文。


[0003]本专利技术涉及一种半导体器件及其制造方法。本专利技术适用于例如包括绝缘栅场效应晶体管的半导体器件及其制造方法。

技术介绍

[0004]下面列出了公开的技术。
[0005][专利文献1]日本未审查专利申请公开No.2021
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82770
[0006]具有超结(superjunction)结构(以下简称SJ结构)的垂直绝缘栅场效应晶体管是一种用于控制高电压和大电流的功率半导体器件。希望该半导体器件的导通电阻低并且其击穿电压高。例如，专利文献1中公开了具有垂直绝缘栅场效应晶体管和SJ结构的半导体器件。

技术实现思路

[0007]专利文献1公开了一种具有SJ结构的垂直绝缘栅场效应晶体管，其中多个沟槽栅极被布置在彼此相邻的两个p型柱状区域之间。因为通过提供多个沟槽栅极增加了在导通时的电流路径，所以被预期导通电阻减小的效果。
[0008]但是，在专利文献1中所描述的结构中，由于在单元部分的终端部分附近存在局部不发生耗尽的地方，因此在单元部分的终端部分附近不能确保足够的击穿电压。
[0009]其他问题和新颖特征将从本文的说明书和从附图中变得显而易见。
[0010]根据实施例的半导体器件包括：单元部分，该单元部分包括绝缘栅场效应晶体管；以及位于单元部分的外部的外周部分。单元部分包括彼此相邻的第一单元柱状区域和第二单元柱状区域，以及布置在第一单元柱状区域和第二单元柱状区域之间的第一单元沟槽栅极和第二单元沟槽栅极。外周部分包括连接到第一单元沟槽栅极和第二单元沟槽栅极中的每个单元沟槽栅极的端部的外周沟槽栅极，以及相对于外周沟槽栅极而被布置在单元部分侧上并且在平面图中跨第一单元沟槽栅极和第二单元沟槽栅极延伸的第一外周柱状区域。
[0011]根据另一个实施例的半导体器件包括：单元部分，该单元部分包括绝缘栅场效应晶体管；以及位于单元部分的外部的外周部分。单元部分包括彼此相邻的第一单元柱状区域和第二单元柱状区域，以及布置在第一单元柱状区域和第二单元柱状区域之间的第一单元沟槽栅极和第二单元沟槽栅极。外周部分包括连接到第一单元沟槽栅极和第二单元沟槽栅极中的每个单元沟槽栅极的端部的外周沟槽栅极，以及布置在外部沟槽栅极正下方的外周柱状区域。
[0012]根据实施例的制造半导体器件的方法，在平面图中彼此相邻的第一单元沟槽栅极
和第二单元沟槽栅极被形成在单元部分中，并且在平面图中与第一单元沟槽栅极和第二单元沟槽栅极的每个的端部连接的外周沟槽栅极被形成在外周部分上。在平面图将第一单元沟槽栅极和第二单元沟槽栅极夹在中间的第一单元柱状区域和第二单元柱状区域被形成在单元部分的半导体衬底上。外周柱状区域相对于外周沟槽栅极而被形成在单元部分侧上的外周部分的半导体衬底上。外周柱状区域被形成为在平面图中跨第一单元沟槽栅极和第二单元沟槽栅极延伸。
[0013]根据另一个实施例的制造半导体器件的方法，在平面图中彼此相邻的第一单元沟槽栅极和第二单元沟槽栅极被形成在单元部分中，并且在平面图中与第一单元沟槽栅极和第二单元沟槽栅极中的每个单元沟槽栅极的端部连接的外周沟槽栅极被形成在外周部分上。在平面图中将第一单元沟槽栅极和第二单元沟槽栅极夹在中间的第一单元柱状区域和第二单元柱状区域被形成在单元部分的半导体衬底上，并且在外周柱状区域被形成在外周部分的外周沟槽栅极正下方的半导体衬底上。
[0014]根据上述实施例，能够实现能够在单元部的终端附近确保充分的耐受电压(withstand voltage)的半导体器件及其制造方法。
附图说明
[0015]图1是图示了根据第一实施例的半导体器件的芯片状态的配置的平面图。
[0016]图2是图1的区域II的放大平面图。
[0017]图3A是沿着图2的IIIA
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IIIA线截取的截面图。
[0018]图3B是沿着图2的IIIB
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IIIB线截取的截面图。
[0019]图3C是沿着图2的IIIC
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IIIC线截取的截面图。
[0020]图4A是图示了根据第一实施例的制造半导体器件的方法的第一步骤的截面图。
[0021]图4B是图示了根据第一实施例的制造半导体器件的方法的该第一步骤的截面图。
[0022]图5A是图示了根据第一实施例的制造半导体器件的方法的第二步骤的截面图。
[0023]图5B是图示了根据第一实施例的制造半导体器件的方法的该第二步骤的截面图。
[0024]图6A是图示了根据第一实施例的制造半导体器件的方法的第三步骤的截面图。
[0025]图6B是图示了根据第一实施例的制造半导体器件的方法的该第三步骤的截面图。
[0026]图7A是图示了根据第一实施例的制造半导体器件的方法的第四步骤的截面图。
[0027]图7B是图示了根据第一实施例的制造半导体器件的方法的该第四步骤的截面图。
[0028]图8A是图示了根据第一实施例的制造半导体器件的方法的第五步骤的截面图。
[0029]图8B是图示了根据第一实施例的制造半导体器件的方法的该第五步骤的截面图。
[0030]图9是图示了根据第一比较示例的半导体器件的配置的平面图。
[0031]图10是沿着图9的X
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X线的截面图。
[0032]图11是图示了第二比较示例的半导体器件的配置的平面图。
[0033]图12是沿着图11的XII
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XII线的截面图。
[0034]图13是图示了耗尽层在沿着图2的IIIB
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IIIB线的截面延伸的状态的图。
[0035]图14是图示了根据第二实施例的半导体器件的芯片状态的配置的平面图。
[0036]图15是图14的区域XV的放大平面图。
[0037]图16A是沿着图15的XVIA
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XVIA线截取的截面图。
[0038]图16B是沿着图15的XVIB
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XVIB线截取的截面图。
[0039]图16C是沿着图15的XVIC
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XVIC线截取的截面图。
[0040]图17A是图示了根据第二实施例的制造半导体器件的方法的第一步骤的截面图。
[0041]图17B是图示了根据第二实施例的制造半导体器件的方法的该第一步骤的截面图。
[0042]图18A是图示了根据第二实施例的制造半导体器件的方法的第二步骤的截面图。
[0043]图18B是图示了根据第二实施例的制造半导体器件的方法的该第二步骤的截面图。
[0044]图19A是图示了根据第二实施例的制造半导体器件的方法的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：半导体衬底，包括主表面；单元部分，具有形成在所述半导体衬底上的绝缘栅场效应晶体管；以及外周部分，在所述主表面处位于所述单元部分的外部，其中所述单元部分包括：第一单元柱状区域和第二单元柱状区域，在平面图中所述第一单元柱状区域和所述第二单元柱状区域在所述半导体衬底上被布置为彼此相邻；以及第一单元沟槽栅极和第二单元沟槽栅极，在平面图中所述第一单元沟槽栅极和所述第二单元沟槽栅极被布置在所述第一单元柱状区域和所述第二单元柱状区域之间，以及其中所述外周部分包括：外周沟槽栅极，在平面图中所述外周沟槽栅极连接到所述第一单元沟槽栅极和所述第二单元沟槽栅极中的每个单元沟槽栅极的端部；以及第一外周柱状区域，相对于所述外周沟槽栅极而被布置在所述单元部分侧上，并且在平面图中跨所述第一单元沟槽栅极和所述第二单元沟槽栅极延伸。2.根据权利要求1所述的半导体器件，其中在平面图中，所述第一外周柱状区域在所述单元部分的整个宽度方向上延伸。3.根据权利要求2所述的半导体器件，其中所述第一外周柱状区域被形成为在平面图中包围所述单元部分的外周。4.根据权利要求1所述的半导体器件，其中所述外周部分还包括第二外周柱状区域，并且其中在平面图中所述第二外周柱状区域与所述第一外周柱状区域将所述外周沟槽栅极夹在中间，并且在所述单元部分的整个宽度方向上延伸。5.一种半导体器件，包括：半导体衬底，包括主表面；单元部分，具有形成在所述半导体衬底上的绝缘栅场效应晶体管；以及外周部分，在所述主表面处位于所述单元部分的外部，其中所述单元部分包括：第一单元柱状区域和第二单元柱状区域，在平面图中所述第一单元柱状区域和所述第二单元柱状区域在所述半导体衬底上被布置为彼此相邻；以及第一单元沟槽栅极和第二单元沟槽栅极，在平面图中所述第一单元沟槽栅极和所述第二单元沟槽栅极被布置在所述第一单元柱状区域和所述第二单元柱状区域之间，以及其中所述外周部分包括：外周沟槽栅极，在平面图中所述外周沟槽栅极连接到所述第一单元沟槽栅极和所述第二单元沟槽栅极中的每个单元沟槽栅极的端部；以及外周柱状区域，所述外周柱状区域布置在所述外周沟槽栅极的正下方。6.根据权利要求5所述的半导体器件，其中具有所述外周沟槽栅极的外周沟槽形成在所述半导体衬底中，并且其中所述外...

【专利技术属性】
技术研发人员：名渊雄太，柳川洋，永久克己，酒井敦，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：