半导体装置制造方法及图纸

提供一种能够在谋求小型化及高密度化的同时提高对过电流的耐久性的半导体装置。本发明专利技术的半导体装置具有：多个PN结二极管，具备负温度特性而串联连接；多个电阻元件，与所述多个PN结二极管分别并联连接，并且相互被串联连接；以及肖特基势垒二极管，具备正温度特性而与所述多个PN结二极管并联连接。与所述多个PN结二极管并联连接。与所述多个PN结二极管并联连接。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置


[0001]本专利技术涉及一种半导体装置，特别涉及一种能够提高对过电流的耐久性的半导体装置。

技术介绍

[0002]近年来，半导体装置被应用于所有领域的产品，与此相伴，通过使用多个半导体元件，能够实现对象产品的复杂功能。这种半导体装置大多都具备用于对从外部电源输入的功率进行转换以将规定的电流或电压供给到对象产品的开关功能。而且，通过在半导体元件内或电路内配备用于过电流对策的结构，能够保护对象产品免受过电流的影响。
[0003]例如在专利文献1的图15中，公开了一种将串联连接的三个PN结二极管与肖特基势垒二极管并联连接而成的半导体装置。通过将串联连接的三个PN结二极管的总的正向电压设定得比一个肖特基势垒二极管的正向电压高，从而在通常动作时，正向电流流过肖特基势垒二极管，在产生了浪涌电流等过电流的情况下，肖特基势垒二极管的正向电压变大，能够通过PN结二极管导通。作为结果，保护肖特基势垒二极管免受过电流的影响。
[0004]专利文献1：日本专利公开2012
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248736号公报
[0005]由于PN结二极管的漏电流(反向电流)的个体差异，本来应该均等分配的电压可能会因各PN结二极管的不同而产生偏差。而且，由于因上述偏差而引起的影响，作用有大电压的特定的PN结二极管成为过载，其性能急速劣化，有时会发生击穿。而且，作为串联连接的PN结二极管的性能也在短时间内丧失，有可能无法充分发挥对肖特基势垒二极管的保护功能。

技术实现思路

[0006]因此，本专利技术的目的在于提供一种能够维持对过电流的耐久性的半导体装置。
[0007]本专利技术的一个方面是一种半导体装置，具有：多个PN结二极管，具备负温度特性而串联连接；多个电阻元件，与所述多个PN结二极管分别并联连接，并且相互被串联连接；以及肖特基势垒二极管，具备正温度特性而与所述多个PN结二极管并联连接。
[0008]另外，本专利技术的一个方面是一种半导体装置，具有：多个PN结二极管，具有分压电阻，具备负温度特性而串联连接；以及肖特基势垒二极管，具备正温度特性而与所述多个PN结二极管并联连接。
[0009]根据如上述那样构成的半导体装置，通过与各个PN结二极管并联连接的电阻(分压电阻)，能够使所施加的电压适当地分布到各PN结二极管。因此，特别是在串联连接的PN结二极管被施加反向电压的情况下，能够抑制特定的PN结二极管被施加过大的电压而成为过载。由此，提供了一种能够在谋求小型化及高密度化的同时提高对过电流的耐久性的半导体装置。
附图说明
[0010]图1是示出本专利技术第一实施方式所涉及的半导体装置的内部配置结构的剖视图。
[0011]图2是示出本专利技术第一实施方式所涉及的半导体装置的内部配置结构的概略俯视图。
[0012]图3是示出本专利技术所涉及的半导体装置的概略电路结构图。
[0013]图4是示出用于说明本专利技术的半导体装置的工作的I
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V曲线的曲线图。
[0014]图5是示出本专利技术第二实施方式所涉及的半导体装置的内部配置结构的剖视图。
[0015]图6是示出本专利技术第二实施方式所涉及的半导体装置的内部配置结构的概略俯视图。
[0016]图7是示出本专利技术第三实施方式所涉及的半导体装置的概略电路结构图。
[0017]图8是示出采用本专利技术实施方式所涉及的半导体装置的控制系统的一例的方框结构图。
[0018]图9是示出采用本专利技术实施方式所涉及的半导体装置的控制系统的一例的电路图。
[0019]图10是示出采用本专利技术实施方式所涉及的半导体装置的控制系统的另一例的方框结构图。
[0020]图11是示出采用本专利技术实施方式所涉及的半导体装置的控制系统的另一例的电路图。
具体实施方式
[0021]以下，参考附图对本专利技术实施方式所涉及的半导体装置进行说明。
[0022]图1是示出本专利技术第一实施方式所涉及的半导体装置的内部配置结构的剖视图，图2的(a)是从包含图1中的A
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A线的面观察到的半导体装置的概略俯视图，图2的(b)是从包含图1中的B
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B线的面观察到的半导体装置的概略俯视图。
[0023]本实施方式所涉及的半导体装置100具备由半导体元件构成的三个横向PN结二极管1a、1b、1c以及一个肖特基势垒二极管2，还有图2的(a)、图2的(b)所示的三个电阻(分压电阻)3a、3b、3c这样的电子部件。这些PN结二极管1a、1b、1c，肖特基势垒二极管2，电阻3a、3b、3c被预浸料等强化塑料层12覆盖或浸渍而一体化。其中，PN结二极管1a、1b、1c和电阻3、3b、3c经由在与铺设在图1所示的第一基板4的下表面上的芯片焊盘5a、5b或端子6a、6b之间设置的多个过孔7a，而在各自的上表面实现电连接。另外，肖特基势垒二极管2通过在与端子6b之间设置的过孔7b和在与端子9a之间设置的过孔7c而在上下各个面上实现电连接。
[0024]另一方面，在第一基板4与第二基板8之间，形成有以端子6a、9a为两端而打孔设置的多个通孔11a以及以端子6b、9b为两端而打孔设置的多个通孔11b。经由通孔11a、11b来分别进行端子6a与端子9a的电连接以及端子6b与端子9b的电连接。另外，半导体装置100经由这些通孔11a、11b而与在此未图示的控制系统内的其他半导体装置等通过布线电连接。此外，通过在第一基板4和第二基板8的外侧表面上涂敷作为用于保护电路图案的绝缘膜的未图示的阻焊剂等，从而确保半导体装置100的绝缘性。
[0025]此外，为了便于理解说明，将图1中的肖特基势垒二极管2的位置描绘在图2中的安装位置右侧的通孔11b附近。
[0026]接着，对本专利技术第一实施方式所涉及的半导体装置100中包含的电子部件的电连接状态进行说明。如图2的(a)所示，三个横向PN结二极管1a、1b、1c经由过孔7a在图中从左向右按照端子6a
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PN结二极管1a
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芯片焊盘5a
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PN结二极管1b
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芯片焊盘5b
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PN结二极管1c
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端子6b被串联电连接。另外，电阻3a、3b、3c经由过孔7a在图中从左向右按照端子6a
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电阻3a
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芯片焊盘5a
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电阻3b
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芯片焊盘5b
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电阻3c
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端子6b被串联电连接。另外，在与芯片焊盘5a、5b以及端子6a、6b的连接关系中，PN结二极管1a与电阻3a、PN结二极管1b与电阻3b、PN结二极管1c与电阻3c分别被并联电连接。
[0027]如图2的(a)和图2的(b)所示，肖特基势垒二极管2的上表面经由过孔7b而与端子6b电连接，并且下表面经由过孔7c而与端子9a电连接。端子6a和端子9a通过通孔11a被电连接，并且端子6b和端子9b通过通孔本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，其特征在于，具有：多个PN结二极管，具备负温度特性而串联连接；多个电阻元件，与所述多个PN结二极管分别并联连接，并且相互被串联连接；以及肖特基势垒二极管，具备正温度特性而与所述多个PN结二极管并联连接。2.根据权利要求1所述的半导体装置，其特征在于，所述多个PN结二极管各自的正向电压之和大于所述肖特基势垒二极管的正向电压。3.根据权利要求1或2所述的半导体装置，其特征在于，所述多个PN结二极管是纵向二极管。4.根据权利要求1或2所述的半导体装置，其特征在于，所述多个PN结二极管是横向二极管。5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，所述多个PN结二极管各自含有硅。6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，所述多个PN结二极管包括PiN二极管。7.根据权利要求1至6中任一项所述的半导体装置，其特征在于，所述肖特基势垒二极管含有氧化镓或其混晶。8.一种半导体装置，其特征在于，具有：多个PN结二极管，具有分压电阻，具备负温度特性而串联连接；以及肖特基势垒二极管，具备正温度特性而与所述多个PN结二极管并联连接。9.根据权利要求8所述的半导体装置，其特征在于，所述多个PN结二极管各自的正向电压之...

【专利技术属性】
技术研发人员：柳田秀彰，四户孝，安藤裕之，松原佑典，北角英人，
申请(专利权)人：株式会社FLOSFIA，
类型：发明
国别省市：