内埋电子元件结构及其制造方法技术

本发明专利技术公开一种内埋电子元件结构及其制造方法。其中此内埋电子元件结构包括：下压合层、第一夹制层、介电层、第二夹制层、电子元件、上压合层以及连结栓。第一夹制层设置于下压合层之上。介电层设置于第一夹制层之上。第二夹制层位于介电层之上。电子元件埋设于该介电层之中，且电子元件的下表面与第一夹制层接触，电子元件的上表面与第二夹制层接触。上压合层覆盖于第二夹制层之上。连结栓邻接于电子元件并贯穿介电层，且分别与第一夹制层及第二夹制层连结。本发明专利技术解决现有的内埋电子元件因电子元件与封装结构之间的结合力不足，而导致封装体脱层或断裂的问题，以达到提升良率与降低制造成本的目的。

【技术实现步骤摘要】

本专利技术涉及一种封装结构及其制造方法，特别涉及一种内埋电子元件 结构及其制造方法。
技术介绍
内埋电子元件结构为 一种利用特殊介电及电阻材料或有机玻璃纤维基板将电子元件内嵌于基板内的叠层封装体(Multiple Stacked Package; MSP)。为了能在有限的机板面积中创造出更大的空间以提升整体电子元件的 功能，在实际应用上，依照模组的电路特性与需求，选用具有不同介电系 数及不同电阻值的基板材料，将电容、电阻或高频传输线等主(被)动元件 等电子元件内埋于基板中。借由缩短电路布局、减少表面粘着式电子元件 的使用数量，并减少讯号传输距离来提升整体元件的工作性能。此种封装 结构具有降低产品的制造与检测成本，减少元件的焊点数目，提高整体电 子元件的电气高频响应、提升产品构装密度与可靠度等优点。本专利技术的专利技术人在实践过程中发现，内嵌于基板内部的电子元件与封 装结构之间的结合力不足，常会造成叠层结构脱层(Delamination)或断裂 等问题，而使制造良率降低同时又垫高制造成本。上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存 在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见 适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题， 此显然是相关业者急欲解决的问题。因此如何能创设一种新的内埋电子元 件结构及其制造方法，实属当前重要研发课题之一，亦成为当前业界极需改 进的目标。明人基于从事此类产品设计制造多年丰i的i务经验及专业知识，并配合 学理的运用，积极加以研究创新，以期创设一种新的内埋电子元件结构及 其制造方法，能够改进一般现有的，使其 更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后， 终于创设出确具实用价值的本专利技术。
技术实现思路
本专利技术的主要目的在于，克服现有的 存在的缺陷，而提供一种新的，所要解决结合力;足，而导致封装体脱层或断裂的问题，以达到i升良率;降低制 造成本的目的，从而更加适于实用。本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。依据本专利技术提出的一种内埋电子元件结构，包括 一下压合层； 一第一夹制层， 设置于该下压合层之上； 一介电层，设置于该第一夹制层之上； 一第二夹 制层，位于该介电层之上； 一电子元件，具有一上表面及一下表面，该电 子元件埋设于该介电层之中，且该第一夹制层与该下表面接触，该第二夹 制层与该上表面接触； 一上压合层，覆盖于该第二夹制层之上；以及一连 结栓，邻接于该电子元件并贯穿该介电层，且分别与该第一夹制层及该第 二夹制层连结。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的内埋电子元件结构，其还包括 一第一导电层，形成于该介电 层与该下压合层之间，且该第一导电层由该第一夹制层以及一第一导线层 所构成，且该第一导线层与该第一夹制层相距有一距离；以及一第二导电 层，形成于该介电层与该上压合层之间，且该第二导电层由该第二夹制层 以及一第二导线层所构成，且该第二导线层与该第一夹制层相距有一距离。前述的内埋电子元件结构，其中所述的其中相互连结的第一夹制层、 该第二夹制层以及该连结栓是一n形结构。前述的内埋电子元件结构，其中所述的连结栓固设于贯穿该介电层的 一盲孔内，借以连接该第一夹制层及该第二夹制层。前述的内埋电子元件结构，其中所述的盲孔与该电子元件相距有一距离。本专利技术的目的及解决其技术问题还采用以下技术方案来实现。依据本 专利技术提出的一种内埋电子元件结构的制造方法，其包括提供一介电层， 该介电层具有一上表面及一下表面；将一电子元件埋设于该介电层中；分 别形成一第一夹制层及一第二夹制层于该介电层的该下表面及该介电层的 该上表面；形成一盲孔贯穿该介电层，且邻接于该第一夹制层与该第二夹 制层；以及填充该盲孔，以形成一连结栓，使该连结栓分别与该第一夹制 层及该第二夹制层连结。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。 前述的内埋电子元件结构的制造方法，其中所述的第 一夹制层及该第 二夹制层的形成包括进行一压合工艺将一第一导电层以及一第二导电层 分别与该上表面及该下表面压合；以及图案化该第一导电层以及该第二导 电层。前述的内埋电子元件结构的制造方法，其中在形成该连结栓之后还包 括填充一介电材质以平坦化该第一夹制层及该第二夹制层；于该第一夹制 层上形成一第一导线层，并使该第一导线层与该电子元件的至少一焊垫电 性连结；于该第二夹制层上形成一第二导线层，并使该第二导线层与该电子 元件的至少一焊垫电性连结；以及进行一压合工艺，将一下压合层与一上压 合层分别压合于该第一导线层以及该第二导线层上。前述的内埋电子元件结构的制造方法，其中图案化该第一导电层，包 括形成该第一夹制层及一第一导线层；以及图案化该第二导电层，包括形 成该第二夹制层及一第二导线层。前述的内埋电子元件结构的制造方法，其中所述的第一导线层和该第 二导线层分别与电子元件的至少 一焊垫电性连结。本专利技术与现有技术相比具有明显的优点和有益效果。由以上技术方案 可知，本专利技术的主要
技术实现思路
如下为了达到上述目的，本专利技术的一实施例提供一种内埋电子元件结构， 此内埋电子元件结构包括下压合层、第一夹制层、介电层、第二夹制层、 电子元件、上压合层以及连结栓。第一夹制层设置于下压合层之上。介电 层设置于第一夹制层之上。第二夹制层位于介电层之上。电子元件埋设于 介电层之中，且电子元件的下表面与第一夹制层接触，电子元件的上表面 与第二夹制层接触。上压合层覆盖于第二夹制层之上。连结栓邻接于电子 元件并贯穿介电层，且分别与第一夹制层及第二夹制层连结。另夕卜，为了达到上述目的，本专利技术的另一实施例，提供一种内埋电子元 件结构的制造方法。首先提供下压合层，再于下压合层之上形成第一夹制 层。之后再于第一夹制层之上，形成介电层。接着，将一电子元件嵌设于 介电层之中，使电子元件之下表面与第一夹制层接触。然后，于介电层之 上形成第二夹制层，使第二夹制层与电子元件之上表面接触。再形成上压 合层，覆盖于第二夹制层之上。然后，形成一贯穿介电层的盲孔，使盲孔 邻接于第一夹制层和第二夹制层。接着，填充盲孔以形成一连结栓，使连 结栓分别与第一夹制层及第二夹制层连结。借由上述技术方案，本专利技术内埋电子元件结构的制造方法至少具有下 列优点根据本专利技术之实施例，采用第一夹制层及第二夹制层，分别与嵌于电子元件且贯穿介i层的盲孔，、来形成连结栓，以连结第一夹制层和第 二夹制层。借由连结栓、第一夹制层和第二夹制层所形成的夹制结构，来 增进元件与封装结构之间的结合力。解决现有的内埋电子元件因电子元件200710198632.3说明书第4/8页与封装结构之间的结合力不足，而导致基板脱层或断裂的问题。上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的 技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和 其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附 图，详细"i兌明如下。附图说明图1A是根据本专利技术的第 一较佳实施例所绘示的 一种内埋电子元件结构100的结构剖面图。图1B是根据图1A的第一夹制层104所绘示的结构俯视图。图2是根据本专利技术的另一较佳实施例本文档来自技高网...

【技术保护点】
一种内埋电子元件结构，其特征在于包括：一下压合层；一第一夹制层，设置于该下压合层之上；一介电层，设置于该第一夹制层之上；一第二夹制层，位于该介电层之上；一电子元件，具有一上表面及一下表面，该电子元件埋设于该介电层之中，且该第一夹制层与该下表面接触，该第二夹制层与该上表面接触；一上压合层，覆盖于该第二夹制层之上；以及一连结栓，邻接于该电子元件并贯穿该介电层，且分别与该第一夹制层及该第二夹制层连结。

【技术特征摘要】

【专利技术属性】
技术研发人员：史哲坤，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]