一种数字延迟锁相环电路制造技术

本发明专利技术公开一种数字延迟锁相环电路，属于集成电路领域，包括波形调制模块、延迟链、波形调制及相位调整模块、相位比较器和移位控制器。波形调制模块对输入的CLK_IN时钟信号进行波形调制，便于后一级电路的运算；延迟链对于输入CLK_IN时钟信号进行延迟的作用；波形调制及相位调整模块将所述延迟链输出的波形进行调制，以及将CLK_DLL信号增加一个延迟时间

【技术实现步骤摘要】
一种数字延迟锁相环电路


[0001]本专利技术涉及集成电路
，特别涉及一种数字延迟锁相环电路。

技术介绍

[0002]随着存储器工作频率的提高，DDR(双倍频速率)型和QDR(4倍频速率)型SRAM(静态随机存储器)内部均使用了DLL(延迟锁定环)电路。
[0003]DLL电路在系统中的作用是抵消外部系统时钟的内建延迟时间，特别是当内部存储单元的数据读出到外部数据端口的控制时序时，数据要在特定N(N可为1、1.5、2等)个延迟系统时钟周期时间处建立，DLL电路的相位补偿大小起到了至关重要的作用。在DLL电路的相位补偿中，补偿相位需要与输入端口延迟和输出端口驱动延迟相匹配。
[0004]传统的相位补偿实现方法逻辑控制复杂，自适应性差，锁定时间易受到温度和工艺角的影响，导致锁定时间较长。

技术实现思路

[0005]本专利技术的目的在于提供一种数字延迟锁相环电路，以解决
技术介绍
中的问题。
[0006]为解决上述技术问题，本专利技术提供了一种数字延迟锁相环电路，包括：
[0007]波形调制模块，对输入的CLK_IN时钟信号进行波形调制，便于后一级电路的运算；
[0008]延迟链，对于输入CLK_IN时钟信号进行延迟的作用；
[0009]波形调制及相位调整模块，将所述延迟链输出的波形进行调制，以及将CLK_DLL信号增加一个延迟时间
△
FB后得到CLK_FB信号；
[0010]相位比较器，将CLK_FB信号和输入的CLK_IN时钟信号进行比较，确认两者的相位差异，产生状态字FLAG1和FLAG2；
[0011]移位控制器，受状态字FLAG1和FLAG2的控制，实现对所述延迟链的调节。
[0012]在一种实施方式中，所述相位比较器包括NMOS管N1～N5、PMOS管P1～P4和反相器INV1～INV5；
[0013]NMOS管N1的栅端和PMOS管P2的栅端相连，源端连接NMOS管N3的漏端，漏端连接PMOS管P2的漏端；NMOS管N2的栅端和PMOS管P3的栅端相连，源端连接NMOS管N4的漏端，漏端连接PMOS管P3的漏端；
[0014]PMOS管P1的漏端和PMOS管P2的漏端相连，栅端连接PMOS管P4的栅端；PMOS管P2的栅端连接PMOS管P3的漏端，漏端连接PMOS管P3的栅端；PMOS管P3的栅端连接PMOS管P1的漏端，漏端连接NMOS管N1的栅端；PMOS管P4的漏端连接PMOS管P3的漏端；PMOS管P1～P4的源端相连；
[0015]NMOS管N3的源端和NMOS管N4的源端共同连接至NMOS管N5的漏端，CLK_FB信号同时接入NMOS管N3的栅端和反相器INV3的输入端，NMOS管N4的栅端连接反相器INV3的输出端；
[0016]反相器INV1的输入端同时连接PMOS管P3的漏端和PMOS管P4的漏端，输出端为OUT1；反相器INV2的输入端同时连接PMOS管P2的漏端和NMOS管N1的漏端，输出端为OUT2；所
述反相器INV1的输出端依次连接有反相器INV4的输出端和反相器INV5的输入端，所述反相器INV2的输出端依次连接有反相器INV4的输入端和反相器INV5的输出端；反相器INV6的输出端同时连接PMOS管P1的栅端和PMOS管P4的栅端，输出端连接反相器INV1和INV2。
[0017]在一种实施方式中，所述移位控制器包括两个相位比较器、两个与门、一个或非门和一个非门；
[0018]两个相位比较器的第二输出端均接入第一个与门，两个相位比较器的第一输出端均接入第二个与门；两个与门的输出端接入或非门，所述或非门的输出端接入非门。
[0019]在一种实施方式中，第一个相位比较器的第二输出端为状态字FLAG1，第二个相位比较器的第一输出端为状态字FLAG2，当输入的状态字FLAG1为0、FLAG2为1时，延迟链中延迟单元增加，CLK_FB信号波形延迟增加；当输入的状态字FLAG1为1、FLAG2为0时，延迟链中延迟单元减少，CLK_FB信号波形延迟减小。
[0020]在一种实施方式中，所述延迟单元延迟链由若干个延迟单元构成，每一级延迟单元的FLOW输入都为前一级延迟单元的CLK_OUT输出；每个延迟单元由两个反相器和一个多路选择器级联而成；
[0021]所述两个反相器提供延迟，所述多路选择器由选择信号SLCT进行选择是由CLK_IN输入还是由前一级的延迟单元输入FLOW。
[0022]在一种实施方式中，所述延迟链通过延迟链控制模块进行控制，所述延迟链控制模块包括移位状态判断模块、正移位控制模块和负移位控制模块；
[0023]所述正移位控制模块包括若干个串联的D触发器，每个D触发器的CP端均连接正向脉冲Forward_Pulse，每个D触发器的RST端均连接RESET信号；最后一个D触发器输出状态字D；
[0024]所述负移位控制模块包括若干个串联的D触发器，每个D触发器的CP端均连接反向脉冲Backward_Pulse，每个D触发器的RST端均连接RESET信号；最后一个D触发器输出状态字C；
[0025]所述移位状态判断模块包括串联的两个D触发器、非门、与非门、两个或非门；其中一个或非门的两个输入端输入状态字C和D，输出端连接两个D触发器的RST端，另一个与非门的两个输入端输入状态字A和B，输出端同时连接与非门的一个输入端、所述正移位控制模块中第一个D触发器的输入端和所述负移位控制模块中第一个D触发器的输入端；
[0026]所述移位状态判断模块中第一个D触发器的输入端连接与非门的输出端，第二个D触发器的输出端通过非门连接与非门的另一个输入端。
[0027]在一种实施方式中，所述正移位控制模块和所述负移位控制模块中D触发器的数量相同，均比延迟单元多一个。
[0028]本专利技术提供的一种数字延迟锁相环电路，具有以下有益效果：
[0029](1)利用两个有相位差的CLK_IN以及CLK_IN+
△
t时钟对经延迟链延迟后的反馈时钟进行比较，确认反馈时钟相较于CLK_IN以及CLK_IN+
△
t的相位(或电平)来确认电路相位是否符合锁定标准；
[0030](2)针对输出的状态字情况对延迟链中的最小单元进行调节(增加延迟单元或减少延迟单元)。
附图说明
[0031]图1是存储器的数据读出的系统框图。
[0032]图2是本专利技术提供的一种数字延迟锁相环电路的内部结构示意图。
[0033]图3是相位比较器的结构示意图。
[0034]图4(a)是CLK_FB的上升沿延迟于CLK_SMP时OUT1和OUT2的输出波形图。
[0035]图4(b)是CLK_FB的上升沿提前于CLK_SMP时OUT1和OUT2的输出波形图。
[0036]图5是移位控制器的结构示意图。
[0037]图6是采样波形和反馈波形的相本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数字延迟锁相环电路，其特征在于，包括：波形调制模块，对输入的CLK_IN时钟信号进行波形调制，便于后一级电路的运算；延迟链，对于输入CLK_IN时钟信号进行延迟的作用；波形调制及相位调整模块，将所述延迟链输出的波形进行调制，以及将CLK_DLL信号增加一个延迟时间
△
FB后得到CLK_FB信号；相位比较器，将CLK_FB信号和输入的CLK_IN时钟信号进行比较，确认两者的相位差异，产生状态字FLAG1和FLAG2；移位控制器，受状态字FLAG1和FLAG2的控制，实现对所述延迟链的调节。2.如权利要求1所述的数字延迟锁相环电路，其特征在于，所述相位比较器包括NMOS管N1～N5、PMOS管P1～P4和反相器INV1～INV5；NMOS管N1的栅端和PMOS管P2的栅端相连，源端连接NMOS管N3的漏端，漏端连接PMOS管P2的漏端；NMOS管N2的栅端和PMOS管P3的栅端相连，源端连接NMOS管N4的漏端，漏端连接PMOS管P3的漏端；PMOS管P1的漏端和PMOS管P2的漏端相连，栅端连接PMOS管P4的栅端；PMOS管P2的栅端连接PMOS管P3的漏端，漏端连接PMOS管P3的栅端；PMOS管P3的栅端连接PMOS管P1的漏端，漏端连接NMOS管N1的栅端；PMOS管P4的漏端连接PMOS管P3的漏端；PMOS管P1～P4的源端相连；NMOS管N3的源端和NMOS管N4的源端共同连接至NMOS管N5的漏端，CLK_FB信号同时接入NMOS管N3的栅端和反相器INV3的输入端，NMOS管N4的栅端连接反相器INV3的输出端；反相器INV1的输入端同时连接PMOS管P3的漏端和PMOS管P4的漏端，输出端为OUT1；反相器INV2的输入端同时连接PMOS管P2的漏端和NMOS管N1的漏端，输出端为OUT2；所述反相器INV1的输出端依次连接有反相器INV4的输出端和反相器INV5的输入端，所述反相器INV2的输出端依次连接有反相器INV4的输入端和反相器INV5的输出端；反相器INV6的输出端同时连接PMOS管P1的栅端和PMOS管P4的栅端，输出端连接反相器INV1和INV2。3.如权利要求1所述的数字延迟锁相环电路，其特征在于，所述移位控制器包括两个相位比较器、两个与门、一个或非门和...

【专利技术属性】
技术研发人员：徐映嵩，贾舒方，吴晨烨，宋晓亮，陈灿灿，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：