干蚀刻方法技术

从图１（ａ）所示的状态开始，作为蚀刻气体，使用至少含有ＨＢｒ的气体，例如ＨＢｒ＋Ｃｌ↓［２］的混合气体，在第一压力下，进行主蚀刻工序。之后，如图１（ｂ）所示，在露出硅氧化膜层（１０２）之前，结束上述主蚀刻工序，使用至少含有ＨＢｒ的气体，例如单一的ＨＢｒ气体，在比第一压力高的第二压力下，进行过蚀刻工序，如图１（ｃ）所示，完全露出硅氧化膜层（１０２）。这样，与现有技术比较，能够提高含硅的导电膜层对硅氧化膜的选择比，能够不蚀刻作为基层的硅氧化膜层，而且不扰乱含硅的导电膜层的蚀刻形状，能够确实地仅蚀刻除去希望的含硅的导电膜层。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体元件制造的，特别涉及一种对包含在硅氧化膜层上形成的硅的导电膜层进行蚀刻的。
技术介绍
一直以来，在半导体元件的制造领域中，在形成栅构造的工序等中，在作为绝缘层的硅氧化膜层上，形成导体层(包含硅的导电膜层(例如，多晶硅层或者硅化物层，或者多晶硅层和其上的硅化物层))，之后，通过在导体层上形成的掩膜层，将该导体层进行蚀刻到规定形状，直到露出下层的硅氧化膜层。在对在这种硅氧化膜层上形成的含硅的导电膜层进行蚀刻的情况下，一直以来广泛使用等离子体蚀刻。另外，在通过等离子体蚀刻对含有硅的导电膜层进行蚀刻的情况下，为了在半导体晶片等的全部各个部分不剩余不希望的含硅的导电膜层，能够完全除掉，在露出硅氧化膜层后，还要进一步蚀刻，进行所谓的过蚀刻(over etching)。在这种过蚀刻工序中，对露出的硅氧化膜层进行有限的蚀刻，需要仅将含硅的导电膜层进行蚀刻。为此，需要使用含硅的导电膜对硅氧化膜的选择比(含硅的导电膜的蚀刻速率/硅氧化膜的蚀刻速率)高的蚀刻气体。作为这种蚀刻气体，使用一直以来的HBr气体，或者HBr气体和O2气体的混合气体等。另外，作为上述蚀刻时的压力，通常使用0.67～6.7Pa左右的压力。但是，近些年来，半导体元件电路的图案有越来越微小的倾向。例如，在上述栅构造中，硅氧化膜层的膜厚也有变薄的倾向。为此，在电路图案的形成技术中，希望进一步提高加工精度。在上述蚀刻工序中，也需要进一步提高含硅的导电膜层对硅氧化膜层的选择比，不蚀刻作为基层的硅氧化膜层，或者不扰乱含硅的导电膜层的蚀刻形状，能够确实地仅蚀刻除去希望的含硅的导电膜层。专利技术内容这里，本专利技术的目的是提供一种，与现有技术相比较，其能够提高含硅的导电膜层对硅氧化膜层的选择比，不蚀刻作为基层的硅氧化膜层，不扰乱含硅的导电膜层的蚀刻形状，能够确实地仅蚀刻除去希望的含硅的导电膜层。本专利技术的是通过在该含有硅的导电膜层上形成的规定的图案形状的掩膜层，对在硅氧化膜层上形成的含硅的导电膜层进行蚀刻的，其特征在于，包括在不到13Pa的第一压力下进行等离子体蚀刻的主蚀刻工序；在前述主蚀刻工序后，利用至少含有HBr气体、不含有Cl2气体的蚀刻气体，以比前述主蚀刻工序高的13Pa之上、27Pa之下的第二压力进行等离子体蚀刻的过蚀刻工序。另外，本专利技术的，其特征在于前述含有硅的导电膜层是多晶硅层。另外，本专利技术的，其特征在于前述含有硅的导电膜层是硅化物层。另外，本专利技术的，其特征在于前述含有硅的导电膜层是多晶硅层和其上的硅化物层。另外，本专利技术的，其特征在于前述过蚀刻工序的蚀刻气体由HBr和O2的混合气体或者HBr气体构成。另外，本专利技术的，其特征在于前述主蚀刻工序的蚀刻气体是由HBr和Cl2，或者HBr和Cl2和O2，或者Cl2和O2，或者HBr和O2的混合气体，或者HBr气体构成的。另外，本专利技术的，是通过在该含有硅的导电膜层上形成的规定的图案形状的掩膜层，利用至少含有HBr气体的蚀刻气体，对在硅氧化膜层上形成的含硅的导电膜层进行蚀刻，其特征在于，包括在不到13Pa的第一压力下进行等离子体蚀刻的主蚀刻工序；在前述主蚀刻工序后，以比前述主蚀刻工序高的13Pa之上、27Pa之下的第二压力进行等离子体蚀刻的过蚀刻工序，前述过蚀刻工序具有第一过蚀刻工序；在该第一过蚀刻工序之后进行的第二过蚀刻工序。另外，本专利技术的，其特征在于与前述第一过蚀刻工序的压力相比，前述第二过蚀刻工序的压力较高。另外，本专利技术的，其特征在于在检测到前述含有硅的导电膜层的蚀刻状态，露出该含有硅的导电膜层的下层的前述硅氧化膜层之前，结束前述主蚀刻工序。本专利技术的是通过在该含有硅的导电膜层上形成的规定的图案形状的掩膜层，利用至少含有HBr气体的蚀刻气体，对在硅氧化膜层上形成的含硅的导电膜层进行蚀刻的，其特征在于在前述蚀刻气体中含有1～15％体积的O2。另外，本专利技术的，其特征在于在前述蚀刻气体中含有3～5％体积的O2。附图说明图1是示意性表示用于说明本专利技术的一实施例的晶片截面的构成的图。图2是表示压力和蚀刻速率以及选择比的关系的图。图3是用于说明使用于本专利技术的一实施例的终点检测方法的曲线图。图4是表示使用于本专利技术的一实施例的用于终点检测的装置的构成例的图。图5是表示使用于本专利技术的一实施例的等离子体处理装置的构成例的图。图6是示意性表示图5的等离子体处理装置的主要部件的构成图。图7是用于说明图5的等离子体处理装置的动作状态的图。具体实施例方式下面，参照附图详细说明本专利技术的实施例。图1是示意性表示用于说明本专利技术的一实施例的放大的半导体晶片(硅基板)的纵截面的一部分的图。如该图(a)所示，在半导体晶片(硅基板)101上，形成构成绝缘层的硅氧化膜层102、构成导体层的含硅的导电膜层103(例如，多晶硅层，或者硅化物层，或者多晶硅层和其上的硅化物层)。另外，在上述含有硅的导电膜层103上，设置由光致抗蚀剂或者所谓的硬掩膜(氮化硅等)形成的、形成规定图案的掩膜层104。在本实施例中，通过上述掩膜层104，蚀刻含有硅的导电膜层103，将含有硅的导电膜层103形成规定的图案。图2的曲线图是在将横轴设为压力，将纵轴设为多晶硅对硅氧化膜的选择比(多晶硅的蚀刻速率/硅氧化膜的蚀刻速率)、以及多晶硅的蚀刻速率的情况下，使用HBr作为蚀刻气体之情况下压力和选择比(实线A)以及压力和多晶硅的蚀刻速率(虚线B)之间的关系的研究结果的图。如该图2的曲线图的虚线B所示，在使用HBr作为蚀刻气体的情况下，随着压力的上升，多晶硅的蚀刻速率直线地减少。另一方面，如实线A所示，选择比随着压力的上升而增大，在压力约13Pa(100mTorr)时大致无限大。而且，选择比大致无限大表示对硅氧化膜的蚀刻实际上不进行。即，在使用HBr(HBr+O2也大致相同)作为蚀刻气体的情况下，通过将压力设为大致13Pa(100mTorr)之上，能够将多晶硅对硅氧化膜的选择比提高到大致无限大的程度。这里，通过上述提高选择比，产生SiO2、SiBr等的堆积，另外，考虑到对分子密度变高的原子团(radical)的离子数相对变小，溅射力降低。另一方面，如果设定比上述13Pa还低的压力，选择比降低，能够提高多晶硅的蚀刻速率。这里，在本实施例中，在需要将含有硅的导电膜对硅氧化膜的选择比可能有限地提高的所谓过蚀刻工序中，进行将蚀刻气体的压力提高的蚀刻。然后，不必将选择比形成这种程度，在需要提高蚀刻速率的所谓的主蚀刻工序中，在比上述过蚀刻工序还低压力下(选择比低而蚀刻速率高的条件下)进行蚀刻。另外，如前述图2的曲线中虚线B所示，在使用HBr作为蚀刻气体的情况下，随着压力的上升，多晶硅的蚀刻速率直线地减少。这是因为，如果压力变高，由于沉积抑制了蚀刻。另外，由多晶硅等形成的含硅的导电膜层103的膜厚通常是100～150nm(1000～1500埃)，过蚀刻工序进行100％(相当于100～150nm的蚀刻)的程度。为此，优选在进行1分左右的主蚀刻后，为了将过蚀刻在2分以内的程度进行，在得到约90nm/分(900埃/分)以上的蚀刻速率的27Pa(200mTorr)以下，进行过蚀刻工序。而且，在上述过蚀刻工序中，如果使用含Cl2的气体，得到充足的选择比变得困难。为此，在需要将硅氧化膜本文档来自技高网...

【技术保护点】
一种等离子体处理装置，其特征在于：包括用于收容被处理基板，实施等离子体处理的真空腔；设置在所述真空腔内的电极；向所述电极供给第一高频电力的第一高频电源；和向所述电极施加直流电压的直流电源，开始由所述直 流电源向所述电极施加直流电压之后，开始从所述第一高频电源供给所述第一高频电力。

【技术特征摘要】
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【专利技术属性】
技术研发人员：饭嶋悦夫，山田纪和，
申请(专利权)人：东京毅力科创株式会社，
类型：发明
国别省市：JP[日本]