模数转换器制造技术

在模数转换器中，初级锁存器在不同的第一时钟的相应的采样时间处分别锁存延迟单元中的对应的延迟单元的输出。初级锁存器包括至少第一和第二初级锁存器，并且次级锁存器包括分别对应于至少第一和第二初级锁存器的至少第一和第二次级锁存器。至少第一和第二次级锁存器中的每个锁存器被配置为在公共第二时钟的采样时间处锁存至少第一和第二初级锁存器中的对应的初级锁存器的输出。公共第二时钟基于第一时钟中的至少一个时钟。第一时钟中的至少一个时钟。第一时钟中的至少一个时钟。

【技术实现步骤摘要】
模数转换器


[0001]本公开涉及用于将输入模拟信号转换为数字数值数据的模数(A/D)转换器。

技术介绍

[0002]已经开发了A/D转换器以利用更高分辨率的数字数据(即，更高分辨率的数字数值数据)来简化它们的配置，其中一个示例公开于日本专利申请公开No.2004
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007385中。
[0003]该专利公开中公开的A/D转换器包括脉冲延迟电路，该脉冲延迟电路包括多个延迟单元，该多个延迟单元以环状级联结构彼此连接；延迟单元中的每个包括各种门电路。多个延迟单元对应于多个延迟级。
[0004]作为A/D转换目标的模拟输入信号，即模拟输入电压，被配置为作为电源电压供应给每个延迟单元。这提供了具有时域处理的A/D转换器。
[0005]该专利公开中公开的A/D转换器被配置为使得输入到延迟单元之一的脉冲信号被顺序地传送通过延迟单元，同时由此被延迟。当脉冲信号传送通过每个延迟单元时，基于脉冲信号通过对应的延迟单元的延迟时间来确定脉冲信号通过对应的延迟单元的传送速度；脉冲信号通过每个延迟单元的延迟时间取决于对应的延迟单元的电源电压。
[0006]对脉冲信号在预定采样周期期间通过的多个延迟单元中的级数，即延迟单元的数量，进行计数使得能够将模拟输入电压转换为数字数值数据。具体而言，该专利公开中公开的这种A/D转换器被称为具有时钟边沿移位构造的时间
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A/D转换器(CKES)，其可以简称为“CKES
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TAD”。

技术实现思路

[0007]这种A/D转换器(其示例在专利公开中公开)被配置为集成电路(IC)芯片，并且包括m个(诸如四个)脉冲位置数字化器，每个脉冲位置数字化器包括锁存器和编码器。m个时钟脉冲，即四个时钟脉冲，输入到m个脉冲位置数字化器的相应的锁存器。
[0008]每个脉冲位置数字化器的锁存器通过相应的延迟单元布线连接到相应的延迟单元，并通过相应的读出布线与m个时钟脉冲中的对应的时钟的正沿(上升沿)或负沿(下降沿)的时序同步地锁存相应的延迟单元的输出。
[0009]每个脉冲位置数字化器的编码器将输入到第一级延迟单元的脉冲信号到达的位置转换为数字数据，即数字数值数据。
[0010]本公开的专利技术人一直在考虑包括多对初级和次级锁存器的初级/次级锁存电路作为用于将输入到第一级延迟单元的脉冲信号到达的位置输入到每个编码器的锁存器。
[0011]这种考虑需要用于将时钟脉冲输入到相应的初级锁存器的输入布线，以及用于将时钟脉冲输入到相应的次级锁存器的附加输入布线。因此，这可能导致时钟脉冲的输入布线的数量增大，从而导致初级/次级锁存电路在IC芯片A/D转换器中的组件布局空间中的占用空间增大。
[0012]IC芯片A/D转换器中的组件布局空间中初级/次级锁存电路的占用空间的增大可
能会使每个延迟单元布线的增加，从而导致每个延迟单元布线中的寄生阻抗(诸如寄生电容和/或寄生电阻)变得更大。这可能会使到每个脉冲位置数字化器的锁存器的代表每个延迟单元的输出的输入波形的上升时间增加，使初级/次级锁存电路具有不稳定的操作。
[0013]IC芯片A/D转换器的组件布局空间中初级/次级锁存电路的占用空间的增大可能会抑制已经通过更精细的CMOS制造工艺实现的A/D转换器的性能改进。
[0014]从这个观点出发，本公开旨在提供A/D转换器，每个A/D转换器包括初级/次级锁存电路，该初级/次级锁存电路在A/D转换器中的对应的A/D转换器中的组件布局空间中具有较小的占用空间。
[0015]根据本公开的示例性措施提供了一种模数转换器。该模数转换器包括脉冲延迟电路，该脉冲延迟电路包括彼此串联连接的多个延迟单元。脉冲延迟电路被配置为使脉冲信号从其传送通过，同时通过多个延迟单元中的每个来延迟脉冲信号。多个延迟单元中的每个的延迟时间取决于输入到多个延迟单元中的每个的模拟输入信号的电平。模数转换器包括为延迟单元中的每个延迟单元设置的多个锁存器模块。为延迟单元中的每个延迟单元设置的锁存器模块中的每个锁存器模块包括多个初级锁存器，其被配置为在不同的第一时钟的相应的采样时间处分别锁存延迟单元中的对应的延迟单元的输出。为延迟单元中的每个延迟单元设置的锁存器模块中的每个锁存器模块包括用于锁存相应的初级锁存器的输出的多个次级锁存器。多个次级锁存器包括至少第一次级锁存器和第二次级锁存器，并且多个初级锁存器包括分别对应于至少第一和第二次级锁存器的至少第一和第二初级锁存器。至少第一和第二次级锁存器中的每个被配置为在公共第二时钟的采样时间处锁存至少第一和第二初级锁存器中的对应的初级锁存器的输出。公共第二时钟基于第一时钟中的至少一个。模数转换器包括编码器单元，编码器单元被配置为将从多个次级锁存器中的每个次级锁存器输出的输出数据项编码成数字数值数据项。
[0016]为脉冲延迟电路的延迟单元中的每个延迟单元设置的多个锁存器模块在不增大脉冲延迟电路的数量或延迟单元中延迟单元的数量的情况下抑制A/D转换器的占用面积和A/D转换器的功耗两者的增大。
[0017]特别地，至少第一和第二次级锁存器中的每个次级锁存器被配置为在公共第二时钟的采样时间处锁存至少第一和第二初级锁存器中的对应的初级锁存器的输出；公共第二时钟基于第一时钟中的至少一个。
[0018]这使得至少第一和第二次级锁存器能够共享第二时钟，导致减少了用于将第二时钟提供给各个次级锁存器的布线的数量。这导致A/D转换器中组件布局空间中锁存模块的占用空间更小。
附图说明
[0019]本公开的其他方面将从参考附图的实施例的以下描述中变得显而易见，其中：
[0020]图1是示出根据本公开的第一实施例的A/D转换器的示意性配置的框图；
[0021]图2是示出图1所示的A/D转换器的时钟发生器的示意性配置的电路图；
[0022]图3是示出图1所示的A/D转换器的编码器单元的示意性配置的电框图；
[0023]图4是示意性地示出如下部分的放大视图：(i)图1所示的为第一延迟单元设置的锁存器模块中的每个的电配置；和(ii)锁存器模块的电连接；
[0024]图5是示出图4所示的锁存器模块中的每个的示意性配置的电路图；
[0025]图6是示意性地示出根据第一实施例的锁存器模块中的每个如何工作的时序图；
[0026]图7是示意性地示出如下部分的放大视图：(i)根据比较示例的为第一延迟单元设置的锁存器模块中的每个的电配置；和(ii)根据比较示例的锁存器模块的电连接；
[0027]图8是示出根据本公开的第二实施例的锁存器模块中的每个的示意性配置的电路图；
[0028]图9是示出根据本公开的第三实施例的A/D转换器的示意性配置的框图；
[0029]图10是示意性地示出根据第三实施例的锁存器模块中的每个如何工作的时序图；以及
[0030]图11是示出图9所示的A/D转换器的编码器单元的示意性配置的电框图。
具体实施方式<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种模数转换器，包括：脉冲延迟电路，其包括彼此串联连接的多个延迟单元，所述脉冲延迟电路被配置为使脉冲信号从其传送通过，同时通过所述多个延迟单元中的每个延迟单元延迟所述脉冲信号，所述多个延迟单元中的每个延迟单元的延迟时间取决于输入到所述多个延迟单元中的每个延迟单元的模拟输入信号的电平；以及为所述延迟单元中的每个延迟单元设置的多个锁存器模块，为所述延迟单元中的每个延迟单元设置的所述锁存器模块中的每个锁存器模块包括：多个初级锁存器，被配置为在不同的第一时钟的相应的采样时间处分别锁存所述延迟单元中的对应的延迟单元的输出；多个次级锁存器，用于锁存相应的所述初级锁存器的输出；所述多个次级锁存器包括至少第一和第二次级锁存器，所述多个初级锁存器包括与所述至少第一和第二次级锁存器分别对应的至少第一和第二初级锁存器；所述至少第一和第二次级锁存器中的每个次级锁存器被配置为在公共第二时钟的采样时间处锁存所述至少第一和第二初级锁存器中的对应的初级锁存器的输出，所述公共第二时钟基于所述第一时钟中的至少一个第一时钟；以及编码器单元，被配置为将从所述多个次级锁存器中的每个次级锁存器输出的输出数据项编码成数字数值数据项。2.根据权利要求1所述的模数转换器，其中：所述多个初级锁存器中的每个初级锁存器级联连接到所述多个次级锁存器中的对应的次级锁存器。3.根据权利要求1...

【专利技术属性】
技术研发人员：渡边高元，
申请(专利权)人：株式会社电装，
类型：发明
国别省市：