一种SFGT存储阵列和存储芯片制造技术

本申请公开了一种SFGT存储阵列和存储芯片，SFGT存储阵列包含真实半浮栅阵列、参考半浮栅阵列和灵敏放大器；真实半浮栅阵列包含多个真实半浮栅存储单元、多条第一位线和多条第一字线，多条第一位线中的每条第一位线和多条第一字线中的每条第一字线相交设置，用于对真实半浮栅存储单元进行操作，多条第一位线中的每条第一位线与灵敏放大器的第一输入端连接，真实半浮栅存储单元设置在第一位线和第一字线相交的位置；参考半浮栅阵列包含多条第二位线，多条第二位线中的每条第二位线与灵敏放大器的第二输入端连接。在读取SFGT存储阵列中的存储单元内所存储的数据时，可以通过灵敏放大器对从存储单元读取出的信号进行放大，可以提高读取数据的效率。高读取数据的效率。高读取数据的效率。

【技术实现步骤摘要】
一种SFGT存储阵列和存储芯片


[0001]本申请涉及存储
，尤其涉及一种SFGT存储阵列和存储芯片。

技术介绍

[0002]半浮栅晶体管(Semi
‑
Floating gate transistor,SFGT)是介于金属
‑
氧化物半导体场效应晶体管(Metal
‑
Oxide
‑
Semiconductor Field
‑
Effect Transistor，MOSFET)和浮栅晶体管(Floating Gate Transistor)之间的晶体管。SFGT可以用来存储数据，其主要在字线(word line)、位线(bit line)加不同的电压来工作。可以将SFGT集成为存储阵列，进而可以实现大量的数据存储。
[0003]现有技术中，在读取SFGT存储阵列中的存储单元内所存储的数据时，由于SFGT存储阵列的位线较长，导致从存储单元读取出的信号比较微弱，使得读取数据的过程耗时较长，读取数据的效率较低。

技术实现思路

[0004]本专利技术提供了一种SFGT存储阵列和存储芯片，以解决现有技术中存在的在读取SFGT存储阵列中的存储单元内所存储的数据时，由于SFGT存储阵列的位线较长，导致从存储单元读取出的信号比较微弱，使得读取数据的过程耗时较长，读取数据的效率较低的技术问题。
[0005]第一方面，本专利技术提供了一种SFGT存储阵列，所述SFGT存储阵列包含真实半浮栅阵列、参考半浮栅阵列和灵敏放大器；
[0006]所述真实半浮栅阵列包含多个真实半浮栅存储单元、多条第一位线和多条第一字线，所述多条第一位线中的每条第一位线和所述多条第一字线中的每条第一字线相交设置，用于对所述真实半浮栅存储单元进行操作，所述多条第一位线中的每条第一位线与所述灵敏放大器的第一输入端连接，所述真实半浮栅存储单元设置在所述第一位线和所述第一字线相交的位置；
[0007]所述参考半浮栅阵列包含多条第二位线，所述多条第二位线中的每条第二位线与所述灵敏放大器的第二输入端连接。
[0008]可选的，所述参考半浮栅阵列包含多个参考半浮栅存储单元和参考字线，所述多条第二位线中的每条第二位线与所述参考字线相交设置，用于对所述参考半浮栅存储单元进行操作，所述参考半浮栅存储单元设置在所述第二位线和所述参考字线相交的位置。
[0009]可选的，所述真实半浮栅阵列、所述参考半浮栅阵列和所述灵敏放大器一一对应。
[0010]可选的，所述真实半浮栅阵列对应第一参考半浮栅阵列和第二参考半浮栅阵列；
[0011]所述真实半浮栅阵列所包含的多条第一位线中的奇数序号第一位线与第一灵敏放大器的第一输入端连接，所述真实半浮栅阵列所包含的多条第一位线中的偶数序号第一位线与第二灵敏放大器的第一输入端连接；
[0012]所述第一参考半浮栅阵列所包含的多条第二位线中的每条第二位线与所述第一
灵敏放大器的第二输入端连接；
[0013]所述第二参考半浮栅阵列所包含的多条第二位线中的每条第二位线与所述第二灵敏放大器的第二输入端连接。
[0014]第二方面，本专利技术提供了一种存储芯片，包括:SFGT存储阵列、列译码模块、行译码模块和逻辑控制模块；
[0015]所述逻辑控制模块分别通过所述列译码模块和所述行译码模块与所述SFGT存储阵列连接，用于根据访问指令对所述SFGT存储阵列进行以页为单位的写入和读取；
[0016]所述SFGT存储阵列包含真实半浮栅阵列、参考半浮栅阵列和灵敏放大器；
[0017]所述真实半浮栅阵列包含多个真实半浮栅存储单元、多条第一位线和多条第一字线，所述多条第一位线中的每条第一位线和所述多条第一字线中的每条第一字线相交设置，用于对所述真实半浮栅存储单元进行操作，所述多条第一位线中的每条第一位线与所述灵敏放大器的第一输入端连接，所述真实半浮栅存储单元设置在所述第一位线和所述第一字线相交的位置；
[0018]所述参考半浮栅阵列包含多条第二位线，所述多条第二位线中的每条第二位线与所述灵敏放大器的第二输入端连接。
[0019]可选的，所述存储芯片还包括电路模块，所述电路模块与所述列译码模块、所述行译码模块和所述逻辑控制模块连接，所述电路模块用于为所述列译码模块、所述行译码模块和所述逻辑控制模块提供电压。
[0020]可选的，所述存储芯片还包括数据传输路径，所述数据传输路径与所述列译码模块和所述逻辑控制模块连接。
[0021]可选的，所述存储芯片还包括地址输入接口，所述地址输入接口与所述行译码模块和所述逻辑控制模块连接。
[0022]可选的，所述存储芯片还包括外部接口命令译码电路，所述外部接口命令译码电路与所述逻辑控制模块连接。
[0023]可选的，所述存储芯片还包括输入输出接口，所述输入输出接口与所述数据传输路径连接。
[0024]由以上技术方案可知，本专利技术实施例提供的一种SFGT存储阵列和存储芯片，所述SFGT存储阵列包含真实半浮栅阵列、参考半浮栅阵列和灵敏放大器；所述真实半浮栅阵列包含多个真实半浮栅存储单元、多条第一位线和多条第一字线，所述多条第一位线中的每条第一位线和所述多条第一字线中的每条第一字线相交设置，用于对所述真实半浮栅存储单元进行操作，所述多条第一位线中的每条第一位线与所述灵敏放大器的第一输入端连接，所述真实半浮栅存储单元设置在所述第一位线和所述第一字线相交的位置；所述参考半浮栅阵列包含多条第二位线，所述多条第二位线中的每条第二位线与所述灵敏放大器的第二输入端连接。这样，真实半浮栅阵列所包含的多条第一位线中的每条第一位线与灵敏放大器的第一输入端连接，且参考半浮栅阵列所包含的多条第二位线中的每条第二位线与灵敏放大器的第二输入端连接。即在读取SFGT存储阵列中的存储单元内所存储的数据时，可以通过灵敏放大器对从存储单元读取出的信号进行放大。可以减少读取数据的过程的耗时，提高读取数据的效率。
附图说明
[0025]图1为本申请实施例提供的一种SFGT存储阵列的示意图；
[0026]图2为本申请实施例提供的另一种SFGT存储阵列的示意图；
[0027]图3为本申请实施例提供的一种读取数据的方法的流程图；
[0028]图4为本申请实施例提供的一种SFGT的示意图；
[0029]图5为本申请实施例提供的一种灵敏放大器SA的内部结构图；
[0030]图6为本申请实施例提供的一种存储芯片的示意图；
[0031]图7为本申请实施例提供的一种存储器的核的示意图；
[0032]图8为本申请实施例提供的一种读取数据的装置的结构图；
[0033]图9为本申请实施例提供的一种电子设备的实施例示意图；
[0034]图10为本申请实施例提供的一种计算机可读存储介质的实施例示意图。
具体实施方式
[0035]为了更好的理解本说明书实施例提供的技术方案，下面通过附图以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SFGT存储阵列，其特征在于，所述SFGT存储阵列包含真实半浮栅阵列、参考半浮栅阵列和灵敏放大器；所述真实半浮栅阵列包含多个真实半浮栅存储单元、多条第一位线和多条第一字线，所述多条第一位线中的每条第一位线和所述多条第一字线中的每条第一字线相交设置，用于对所述真实半浮栅存储单元进行操作，所述多条第一位线中的每条第一位线与所述灵敏放大器的第一输入端连接，所述真实半浮栅存储单元设置在所述第一位线和所述第一字线相交的位置；所述参考半浮栅阵列包含多条第二位线，所述多条第二位线中的每条第二位线与所述灵敏放大器的第二输入端连接。2.根据权利要求1所述的SFGT存储阵列，其特征在于，所述参考半浮栅阵列包含多个参考半浮栅存储单元和参考字线，所述多条第二位线中的每条第二位线与所述参考字线相交设置，用于对所述参考半浮栅存储单元进行操作，所述参考半浮栅存储单元设置在所述第二位线和所述参考字线相交的位置。3.根据权利要求2所述的SFGT存储阵列，其特征在于，所述真实半浮栅阵列、所述参考半浮栅阵列和所述灵敏放大器一一对应。4.根据权利要求2所述的SFGT存储阵列，其特征在于，所述真实半浮栅阵列对应第一参考半浮栅阵列和第二参考半浮栅阵列；所述真实半浮栅阵列所包含的多条第一位线中的奇数序号第一位线与第一灵敏放大器的第一输入端连接，所述真实半浮栅阵列所包含的多条第一位线中的偶数序号第一位线与第二灵敏放大器的第一输入端连接；所述第一参考半浮栅阵列所包含的多条第二位线中的每条第二位线与所述第一灵敏放大器的第二输入端连接；所述第二参考半浮栅阵列所包含的多条第二位线中的每条第二位线与所述第二灵敏放大器的第二输入端连接。5.一种存储芯片，其特征在于，包括:SFGT...

【专利技术属性】
技术研发人员：拜福君，俞冰，赵善真，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：