一种硅基应变半导体结构的制作方法技术

本发明专利技术提供一种硅基应变半导体结构的制作方法，包括以下步骤：提供一半导体层，半导体层包括衬底层及位于衬底层上并在水平方向上间隔设置的多个栅极结构；以栅极结构为掩膜对衬底层进行刻蚀，以得到沟槽于衬底层中，沟槽在水平方向上横跨于相邻两个栅极结构之间，沟槽包括依次相接的多个倾斜内壁，相接的两倾斜内壁之间形成凹角，其中，至少一凹角处残留有形成沟槽时产生的副产物；基于沟槽进行同位刻蚀以去除所述副产物；在沟槽内外延生长得到外延层。本发明专利技术的制作方法通过在刻蚀形成沟槽与在沟槽内外延生长之间增加一同位刻蚀步骤，避免外延生长时因沟槽中残留的副产物而产生缺陷并对器件性能造成不良影响，提高器件的产品良率及性能稳定性。良率及性能稳定性。良率及性能稳定性。

【技术实现步骤摘要】
一种硅基应变半导体结构的制作方法


[0001]本专利技术属于半导体制造领域，涉及一种硅基应变半导体结构的制作方法。

技术介绍

[0002]随着半导体技术的发展，硅衬底半导体器件的特征尺寸不断减小，其集成度及加工制造已收到严重制约，尺寸几乎缩小到极限。以CMOS器件等比例缩小为动力的硅集成电路技术已迈入纳米尺度，并将继续保持对摩尔定律的追求，进一步缩小器件尺寸，以满足芯片微型化、高密度化、高速化和系统集成化的要求。而随着技术节点的降低，芯片上晶体管的尺寸越来越小，其内部各组件的尺寸越做越小，只靠栅介质层缩小提高晶体管性能，逐渐趋近其物理与工艺极限，关态漏电、功耗密度增大、迁移率退化等物理极限使器件性能恶化，等比例缩小技术面临越来远严格的挑战。目前，各种CMOS技术发展都在寻求不显著增加半导体器件漏电流的前提下，提高器件开态导通电流、提高器件速度的方法，目前得到广泛应用的是应变硅技术。应变硅技术是指通过应变材料产生应力，并把应力引向器件的沟道，改变沟道中硅材料的导带或者价带的能带结构，可以通过合理的器件设计来获得合适的应力方向从而减小能带谷内、谷间散射概率以及载流子沟道方向上的有效质量，达到增强载流子迁移率和提高器件速度的目的，通过应用应变硅技术制造集成电路的工艺称为应变硅工艺制程技术。
[0003]常规上，CMOS器件制造技术中将P型金属氧化物半导体场效应晶体管(PMOS)和N型金属氧化物半导体场效应晶体管(NMOS)分开处理，例如，在PMOS器件的制造方法中采用压应力材料，而在NMOS器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。其中，嵌入式锗硅SiGe技术由于其能够对沟道区施加适当的压应力以提高空穴的迁移率而成为PMOS应力工程的主要技术之一。生成SiGe的常规步骤为在衬底中先形成凹槽，基于凹槽外延生长SiGe外延层。请参阅图1及图2，其中，图1显示为一形成有凹槽2的衬底1的剖面示意图，图2为图1中凹槽2的局部放大图，在形成凹槽时，基于器件性能的要求有时凹槽的形貌需要为钻石形貌，从而提高PMOS器件性能及器件间参数的一致性，凹槽的(100)及(110)面因两接触面产生的狭小空间，导致刻蚀后的生成物无法全部用湿法带走，后续的外延层就会因此而发生生长缺陷，导致应力不足，使器件的性能无法达到要求。
[0004]因此，如何提供一种硅基应变半导体结构的制作方法，以实现刻蚀形成沟槽后，对沟槽进行处理将刻蚀时产生的堆积在狭小空间的副产物反应掉以避免外延生长时产生的生长缺陷对器件性能造成的影响，成为本领域技术人员亟待解决的一个重要技术问题。
[0005]应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的
技术介绍
部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

技术实现思路

[0006]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种硅基应变半导体结构
的制作方法，用于解决现有技术中因刻蚀产生沟槽时产生的刻蚀副产物因堆积在沟槽内相邻侧壁之间的凹角处而残留，导致后续外延生长时得到外延层存在缺陷，对器件性能造成不良影响的问题。
[0007]为实现上述目的及其他相关目的，本专利技术提供一种硅基应变半导体结构的制作方法，包括以下步骤：
[0008]提供一半导体层，所述半导体层包括衬底层及位于所述衬底层上并在水平方向上间隔设置的多个栅极结构；
[0009]以所述栅极结构为掩膜对所述衬底层进行刻蚀，以得到沟槽于所述衬底层中，所述沟槽在水平方向上横跨于相邻两个所述栅极结构之间，所述沟槽包括依次相接的多个倾斜内壁，相接的两所述倾斜内壁之间形成凹角，其中，至少一凹角处残留有形成所述沟槽时产生的副产物；
[0010]基于所述沟槽进行同位刻蚀以去除所述副产物；
[0011]在所述沟槽内外延生长得到外延层。
[0012]可选地，形成所述沟槽的方法包括湿法刻蚀。
[0013]可选地，进行所述同位刻蚀时的反应腔体的腔体压力范围是5Torr
‑
50 Torr。
[0014]可选地，进行所述同位刻蚀时的反应腔体的温度范围是600℃
‑
800℃。
[0015]可选地，进行所述同位刻蚀时采用的刻蚀气体包括GeH4及HCl。
[0016]可选地，所述GeH4与所述HCl的流量比为0.1:1
‑
0.5:1。
[0017]可选地，进行所述同位刻蚀时采用的载流气体包括H2。
[0018]可选地，所述外延层的材质包括SiGe。
[0019]可选地，所述外延层的形成方法包括化学气相沉积法及分子束外延法中的至少一种。
[0020]可选地，所述栅极结构包括自下而上依次堆叠的栅介质层、栅极导电层及硬掩膜层，并包括栅极侧墙，所述栅极侧墙位于所述栅极导电层的两侧。
[0021]如上所述，本专利技术的硅基应变半导体结构的制作方法通过在刻蚀形成沟槽与在沟槽内外延生长之前增加一同位刻蚀步骤，避免外延生长时因沟槽中残留反应副产物而产生缺陷并对器件性能造成不良影响，提高器件的产品良率及性能稳定性。
附图说明
[0022]图1显示为一形成有凹槽的衬底的剖面示意图。
[0023]图2显示为图1中凹槽的放大剖面示意图。
[0024]图3显示为本专利技术的硅基应变半导体结构的制作方法的步骤流程图。
[0025]图4显示为本专利技术的硅基应变半导体结构的制作方法执行步骤S1后得到的半导体层结构的剖面示意图。
[0026]图5显示为本专利技术的硅基应变半导体结构的制作方法执行步骤S2后得到的半导体层结构的剖面示意图。
[0027]图6显示为本专利技术的硅基应变半导体结构的制作方法执行步骤S3后得到的半导体层结构的剖面示意图。
[0028]图7显示为本专利技术的硅基应变半导体结构的制作方法的同位刻蚀步骤中通入刻蚀
气体后的刻蚀气体的化学结构示意图。
[0029]图8显示为本专利技术的硅基应变半导体结构的制作方法的同位刻蚀步骤中化学反应(1)的原理示意图。
[0030]图9显示为本专利技术的硅基应变半导体结构的制作方法的同位刻蚀步骤中化学反应(2)的原理示意图。
[0031]图10显示为本专利技术的硅基应变半导体结构的制作方法的同位刻蚀步骤中化学反应(3)的原理示意图。
[0032]图11显示为本专利技术的硅基应变半导体结构的制作方法执行步骤S4后得到的半导体层结构的剖面示意图。
[0033]元件标号说明
[0034]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
衬底
[0035]2ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
凹槽
[0036]3ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体层
[0037]31
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【技术保护点】

【技术特征摘要】
1.一种硅基应变半导体结构的制作方法，其特征在于，包括以下步骤：提供一半导体层，所述半导体层包括衬底层及位于所述衬底层上并在水平方向上间隔设置的多个栅极结构；以所述栅极结构为掩膜对所述衬底层进行刻蚀，以得到沟槽于所述衬底层中，所述沟槽在水平方向上横跨于相邻两个所述栅极结构之间，所述沟槽包括依次相接的多个倾斜内壁，相接的两所述倾斜内壁之间形成凹角，其中，至少一凹角处残留有形成所述沟槽时产生的副产物；基于所述沟槽进行同位刻蚀以去除所述副产物；在所述沟槽内外延生长得到外延层。2.根据权利要求1所述的硅基应变半导体结构的制作方法，其特征在于：形成所述沟槽的方法包括湿法刻蚀。3.根据权利要求1所述的硅基应变半导体结构的制作方法，其特征在于：进行所述同位刻蚀时的反应腔体的腔体压力范围是5Torr
‑
50 Torr。4.根据权利要求1所述的硅基应变半导体结构的制作方法，其特征在于：进行所述同位刻蚀时的反应腔体的温度范围是600...

【专利技术属性】
技术研发人员：李果，杜明峰，李杰，王学毅，
申请(专利权)人：联合微电子中心有限责任公司，
类型：发明
国别省市：