本发明专利技术公开了一种可支持分区加载的信号处理模块，包括FPGA芯片以及与FPGA芯片电连接的多个ADC芯片、DSP芯片、CPLD芯片、时钟管理单元和Flash存储器，ADC芯片设置有多路采集通道，多个ADC芯片能够根据DSP芯片配置的多种采样频率采集处理多种频率的信号并输出至FPGA芯片；FPGA芯片能够与ADC芯片配合完成信号采样与处理，与DSP芯片进行数据交互并给DSP芯片提供时钟和复位；Flash存储器设置有多个分区，DSP芯片控制着每个分区内的启动地址，并能够给CPLD芯片写初始地址以及启动信号，通过CPLD芯片引导FLASH存储器的程序加载，从而通过启动地址的不同实现分区加载。动地址的不同实现分区加载。动地址的不同实现分区加载。
【技术实现步骤摘要】
一种可支持分区加载的信号处理模块
[0001]本专利技术涉及数字信号处理
，尤其涉及一种可支持分区加载的信号处理模块。
技术介绍
[0002]随着我国国力的发展，我国的国防需求日益激增，尤其是在航天航空领域的技术急需突破，因此在航空电子方面的安全性尤为重要，但仍然存在不足之处。
[0003]由于传统的信号处理模块不支持分区加载的功能，因而在对不同程序烧写过程中，会降低加载效率，使模块的功能受限；另外在程序出现故障时，无法对故障进行准确定位，导致模块设备的可靠性降低，修复难度提升。
技术实现思路
[0004]为了解决上述问题，本专利技术提出一种可支持分区加载的信号处理模块，该模块具有高效率、高性能、可动态分配任务的数字信号处理单元，可完成系统中频及基带信号的采集、处理，同时完成与整机的数据、指令等信息的交互等处理功能。其具有可靠性高、成本低、体积小、适用范围广、可批量生产等优点。
[0005]本专利技术采用的技术方案如下：
[0006]一种可支持分区加载的信号处理模块，包括FPGA芯片以及与所述FPGA芯片电连接的多个ADC芯片、DSP芯片、CPLD芯片、时钟管理单元和Flash存储器，其中：
[0007]所述ADC芯片设置有多路采集通道，多个所述ADC芯片能够根据DSP芯片配置的多种采样频率采集处理多种频率的信号并输出至FPGA芯片。
[0008]所述FPGA芯片能够与ADC芯片配合完成信号采样与处理，与DSP芯片进行数据交互并给DSP芯片提供时钟和复位，给时钟管理单元提供同步和通信信号，并进行温度和电压采集以及电源控制。
[0009]所述时钟管理单元能够提供两种基准时钟并形成需要的时钟频率进行多组输出，将外部输入的采样时钟发送给ADC芯片进行采样。
[0010]所述Flash存储器设置有多个分区，DSP芯片控制着每个分区内的启动地址，并能够给CPLD芯片写初始地址以及启动信号，通过CPLD芯片引导FLASH存储器的程序加载，从而通过启动地址的不同实现分区加载。
[0011]进一步地，所述FPGA芯片设置有对外的数据交互、离线信号线控制以及高速串行数据交互接口。
[0012]进一步地，所述FPGA芯片包括功能FPGA和辅助FPGA，所述功能FPGA电连接辅助FPGA、ADC芯片、Flash存储器和DDR3存储器；所述辅助FPGA完成和功能FPGA的通信，给DSP芯片提供时钟和复位以及通信，并配置ADC芯片，给时钟管理单元提供同步和通信信号，并进行温度和电压采集以及电源控制。
[0013]进一步地，所述功能FPGA设置有通信接口，包括JESD204B、GTH、SRIO、LVDS、BLVDS
和LVTTL。
[0014]进一步地，所述DSP芯片还连接有DDR2存储器和NVRAM存储器。
[0015]进一步地，所述FPGA芯片通过EMIF总线连接DSP芯片。
[0016]进一步地，所述FPGA芯片通过SPI总线连接CPLD芯片。
[0017]进一步地，所述时钟管理单元提供的基准时钟包括100MHz时钟和125MHz时钟。
[0018]本专利技术的有益效果在于：
[0019](1)可靠性高：本专利技术主要采用多个能够独立工作的ADC芯片，并且能够通过DSP芯片配置不同的采样频率，同时每个ADC芯片具有多路采集通道，进而能够在不同的ADC采集通道内配置不同的采样频率，能够增加采样频率范围，极大的提升了系统的可靠性与应用范围。例如在信号采集过程中，出现一个ADC芯片损坏停止工作的场景，能够通过更改其他ADC芯片的采样率，维持采集系统的基本功能，提升系统的使用寿命，降低出现故障次数。
[0020](2)成本低：本专利技术采用FPGA芯片与DSP芯片协同工作，并增加了具有多种时钟频率的时钟管理单元，其价格与多种晶振相比，极大的缩减了成本。其应用范围比较广泛，具有成本低廉的特点。
[0021](3)适用面广：本专利技术通过接收不同频率的信号，来提升模块的适用范围，同时具有分区加载的功能，拥有余度设计优势，能够提升烧写程序的多样性和稳定性。
[0022](4)切换简单：本专利技术在实际使用中能够通过DSP芯片的配置方式来切换采样频率和所需加载的分区，使其能达到切换的目的，并且能够增加芯片实时温度、实时电压。
附图说明
[0023]图1是本专利技术实施例的一种可支持分区加载的信号处理模块工作原理图。
[0024]图2是本专利技术实施例的时钟分配图。
[0025]图3是本专利技术实施例的分区加载流程图。
具体实施方式
[0026]为了对本专利技术的技术特征、目的和效果有更加清楚的理解，现说明本专利技术的具体实施方式。应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术，即所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0027]如图1所示，本实施例提供了一种可支持分区加载的信号处理模块，包括FPGA芯片、多个ADC芯片、DSP芯片、CPLD芯片、时钟管理单元和Flash存储器，其中FPGA芯片分别电连接多个ADC芯片、DSP芯片、CPLD芯片、时钟管理单元和Flash存储器。
[0028]ADC芯片设置有多路采集通道，多个ADC芯片能够根据DSP芯片配置的多种采样频率采集处理多种频率的信号并输出至FPGA芯片。由于多个ADC芯片能够独立工作，并且能够通过DSP芯片配置不同的采样频率，同时每个ADC芯片具有多路采集通道，进而能够在不同的ADC采集通道内配置不同的采样频率，增加采样频率范围，极大的提升了系统的可靠性与应用范围。例如，在信号采集过程中，出现一个ADC芯片损坏停止工作的场景，能够通过更改其他ADC芯片的采样率，维持采集系统的基本功能，提升系统的使用寿命，降低出现故障次
数。
[0029]FPGA芯片能够与ADC芯片配合完成信号采样与处理，与DSP芯片进行数据交互并给DSP芯片提供时钟和复位，给时钟管理单元提供同步和通信信号，并进行温度和电压采集以及电源控制。此外，FPGA芯片设置有对外的数据交互、离线信号线控制以及高速串行数据交互接口。优选地，FPGA芯片包括功能FPGA和辅助FPGA，功能FPGA电连接辅助FPGA、ADC芯片、Flash存储器和DDR3存储器；辅助FPGA完成和功能FPGA的通信，给DSP芯片提供时钟和复位以及通信，并配置ADC芯片，给时钟管理单元提供同步和通信信号，并进行温度和电压采集以及电源控制。
[0030]时钟管理单元能够提供两种基准时钟，优选地，这两种基准时钟分别为100MHz时钟和125MHz时钟，时钟管理单元把125MHz时钟形成需要的时钟频率进行多组输出，并将外部输入的采样时钟发送给ADC芯片进行采样，如图2所示为时钟分配图。
[0031]Flash存储器设置有多个分本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种可支持分区加载的信号处理模块，其特征在于，包括FPGA芯片以及与所述FPGA芯片电连接的多个ADC芯片、DSP芯片、CPLD芯片、时钟管理单元和Flash存储器，其中：所述ADC芯片设置有多路采集通道，多个所述ADC芯片能够根据DSP芯片配置的多种采样频率采集处理多种频率的信号并输出至FPGA芯片；所述FPGA芯片能够与ADC芯片配合完成信号采样与处理，与DSP芯片进行数据交互并给DSP芯片提供时钟和复位，给时钟管理单元提供同步和通信信号，并进行温度和电压采集以及电源控制；所述时钟管理单元能够提供两种基准时钟并形成需要的时钟频率进行多组输出，将外部输入的采样时钟发送给ADC芯片进行采样；所述Flash存储器设置有多个分区，DSP芯片控制着每个分区内的启动地址，并能够给CPLD芯片写初始地址以及启动信号，通过CPLD芯片引导FLASH存储器的程序加载，从而通过启动地址的不同实现分区加载。2.根据权利要求1所述的可支持分区加载的信号处理模块，其特征在于，所述FPGA芯片设置有对外的数据交互、离线信号线控制以及高速串行数据交互接口。3.根据权利要求1所述的可支持分区加载的信号处理模块，其特征...
【专利技术属性】
技术研发人员：宋云鹏，张艳如，刘可，周林，田真，
申请(专利权)人：中国电子科技集团公司第十研究所，
类型：发明
国别省市：
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