三维半导体器件及其制造方法技术

公开了三维半导体器件及其制造方法。所述器件包括：第一有源区，在衬底上，并且包括第一源/漏图案和被连接到所述第一源/漏图案的第一沟道图案；第一有源接触部，在所述第一源/漏图案上；第二有源区，在所述第一有源区和所述第一有源接触部上，并且包括第二源/漏图案和被连接到所述第二源/漏图案的第二沟道图案；第二有源接触部，在所述第二源/漏图案上；栅电极，所述栅电极从所述第一沟道图案朝着所述第二沟道图案竖直地延伸；第一电力线和第二电力线，在所述第一有源区下方；以及第一金属层，在所述栅电极和所述第二有源接触部上。所述栅电极和所述第二有源接触部上。所述栅电极和所述第二有源接触部上。

【技术实现步骤摘要】
三维半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请根据要求于2021年9月27日在韩国知识产权局递交的韩国专利申请No.10
‑
2021
‑
0127028的优先权，其公开内容由此通过引用全部并入。


[0003]本专利技术构思涉及三维半导体器件和/或其制造方法，更具体地，涉及包括场效应晶体管的三维半导体器件和/或其制造方法。

技术介绍

[0004]半导体器件包括含金属氧化物半导体场效应晶体管(MOSFET)的集成电路。随着半导体器件的尺寸和设计规则逐渐减小，MOSFET的尺寸也逐渐地缩小。MOSFET的缩小可能使半导体器件的操作特性变差。因此，已经进行各种研究以开发具有卓越性能同时克服由半导体器件的高集成度导致的限制的半导体器件的制造方法。

技术实现思路

[0005]本专利技术构思的一些示例实施例提供了具有增大的集成度的三维半导体器件。
[0006]本专利技术构思的一些示例实施例提供了具有增大的集成度的半导体器件的制造方法。
[0007]根据本专利技术构思的一些示例实施例，一种三维半导体器件可以包括：衬底上的第一有源区，所述第一有源区包括第一源/漏图案和与所述第一源/漏图案连接的第一沟道图案；第一有源接触部，在所述第一源/漏图案上；第二有源区，在所述第一有源区和所述第一有源接触部上，所述第二有源区包括第二源/漏图案和与所述第二源/漏图案连接的第二沟道图案；第二有源接触部，在所述第二源/漏图案上；栅电极，所述栅电极从所述第一沟道图案向所述第二沟道图案竖直延伸；第一电力线和第二电力线，在所述第一有源区下方；以及第一金属层，在所述栅电极和所述第二有源接触部上。所述第一有源接触部可以包括：第一连接部，被连接到所述第一源/漏图案；以及第一焊盘部，所述第一焊盘部从所述第一连接部水平延伸。所述第二有源接触部可以包括：第二连接部，被连接到所述第二源/漏图案；以及第二焊盘部，所述第二焊盘部从所述第二连接部水平延伸。所述第一焊盘部可以从所述第二有源接触部水平偏移。所述第二焊盘部可以从所述第一有源接触部水平偏移。所述第一焊盘部可以通过第一通孔电连接到所述第一金属层中的第一布线和所述第一电力线之一。所述第二焊盘部可以通过第二通孔电连接到所述第一金属层中的第二布线和所述第二电力线之一。
[0008]根据本专利技术构思的一些示例实施例，一种三维半导体器件可以包括：衬底上的第一有源区，所述第一有源区包括第一源/漏图案和与所述第一源/漏图案连接的第一沟道图案；第一有源接触部，在所述第一源/漏图案上；第二有源区，在所述第一有源区和所述第一有源接触部上，所述第二有源区包括第二源/漏图案和与所述第二源/漏图案连接的第二沟
道图案；第二有源接触部，在所述第二源/漏图案上，所述第二有源接触部包括与所述第一有源接触部竖直交叠的第一部分以及不与所述第一有源接触部竖直交叠的第二部分；栅电极，所述栅电极从所述第一沟道图案向所述第二沟道图案竖直延伸；电力线，在所述第一有源区下方；第一金属层，在所述栅电极和所述第二有源接触部上；以及下通孔，在所述第二部分的底表面上，所述下通孔将所述第二部分电连接到所述电力线。所述下通孔可以与所述第一有源接触部的侧壁间隔开。
[0009]根据本专利技术构思的一些示例实施例，一种三维半导体器件可以包括：衬底上的器件隔离层；第一电力线和第二电力线，被掩埋在所述器件隔离层中；第一有源区，在所述器件隔离层上，所述第一有源区包括第一源/漏图案和与所述第一源/漏图案连接的第一沟道图案；第一有源接触部，在所述第一源/漏图案上；第二有源区，在所述第一有源区和所述第一有源接触部上，所述第二有源区包括第二源/漏图案和与所述第二源/漏图案连接的第二沟道图案；第二有源接触部，在所述第二源/漏图案上；栅电极，所述栅电极从所述第一沟道图案向所述第二沟道图案竖直延伸；第一栅极切割图案和第二栅极切割图案，在所述栅电极的相对端；以及第一金属层，在所述栅电极和所述第二有源接触部上。所述第一栅极切割图案和所述第二栅极切割图案可以与所述第一电力线和所述第二电力线竖直交叠。
附图说明
[0010]图1示出根据本专利技术构思的比较实施例的半导体器件的逻辑单元的概念图。
[0011]图2示出示出了根据本专利技术构思的一些示例实施例的半导体器件的概念图。
[0012]图3示出示出了根据本专利技术构思的一些示例实施例的三维半导体器件的平面图。
[0013]图4A、图4B、图4C和图4D示出分别沿图3的线A
‑
A
′
、B
‑
B
′
、C
‑
C
′
和D
‑
D
′
截取的截面图。
[0014]图5和图6示出示出了根据本专利技术构思的一些示例实施例的半导体器件的沿图3的线C
‑
C
′
截取的截面图。
[0015]图7A至图16C示出示出了根据本专利技术构思的一些示例实施例的半导体器件的制造方法的截面图。
[0016]图17A、图17B、图17C和图17D示出了分别沿图3的线A
‑
A
′
、B
‑
B
′
、C
‑
C
′
和D
‑
D
′
截取的截面图，从而示出根据本专利技术构思的一些示例实施例的半导体器件。
[0017]图18示出了沿图3的线B
‑
B
′
截取的截面图，从而示出根据本专利技术构思的一些示例实施例的半导体器件。
[0018]图19示出了沿图3的线C
‑
C
′
截取的截面图，从而示出根据本专利技术构思的一些示例实施例的半导体器件。
具体实施方式
[0019]图1示出根据本专利技术构思的比较实施例的半导体器件的逻辑单元的概念图。图1示出了根据本专利技术构思的比较示例的二维器件的逻辑单元。
[0020]参考图1，可以设置单倍高度单元SHC
’
。例如，衬底100可以在其上设置有第一电力线POR1和第二电力线POR2。可以向第一电力线POR1和第二电力线POR2之一提供漏电压(VDD)或电源电压。可以向第一电力线POR1和第二电力线POR2中的另一个提供源电压(VSS)
或地电压。例如，可以对第一电力线POR1施加源电压(VSS)，并且可以对第二电力线POR2施加漏电压(VDD)。
[0021]单倍高度单元SHC
’
可以限定在第一电力线POR1与第二电力线POR2之间。单倍高度单元SHC
’
可以包括第一有源区AR1和第二有源区AR2。第一有源区AR1和第二有源区AR2之一可以是PMOSFET区，并且第一有源区AR1和第二有源区AR2中的另一个可以是NMOSFET区。例如，第一有源区AR1可以是NMOSFET区，并且第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维半导体器件，包括：衬底上的第一有源区，所述第一有源区包括第一源/漏图案和与所述第一源/漏图案连接的第一沟道图案；第一有源接触部，在所述第一源/漏图案上；第二有源区，在所述第一有源区和所述第一有源接触部上，所述第二有源区包括第二源/漏图案和与所述第二源/漏图案连接的第二沟道图案；第二有源接触部，在所述第二源/漏图案上；栅电极，从所述第一沟道图案向所述第二沟道图案竖直地延伸；第一电力线和第二电力线，在所述第一有源区下方；以及第一金属层，在所述栅电极和所述第二有源接触部上，所述第一有源接触部包括：第一连接部，与所述第一源/漏图案连接；以及第一焊盘部，从所述第一连接部水平地延伸，所述第二有源接触部包括：第二连接部，与所述第二源/漏图案连接；以及第二焊盘部，从所述第二连接部水平地延伸，所述第一焊盘部从所述第二有源接触部水平地偏移，所述第二焊盘部从所述第一有源接触部水平地偏移，所述第一焊盘部通过第一通孔电连接到所述第一金属层中的第一布线和所述第一电力线之一，并且所述第二焊盘部通过第二通孔电连接到所述第一金属层中的第二布线和所述第二电力线之一。2.根据权利要求1所述的三维半导体器件，其中，所述第一连接部和所述第二连接部彼此竖直地交叠。3.根据权利要求2所述的三维半导体器件，其中，所述第一源/漏图案与所述第一连接部竖直地交叠，并且所述第二源/漏图案与所述第二连接部竖直地交叠。4.根据权利要求1所述的三维半导体器件，其中，所述第一通孔与所述第一布线电连接，并且所述第一通孔与所述第二有源接触部的侧壁间隔开。5.根据权利要求1所述的三维半导体器件，其中，所述第二通孔与所述第二电力线电连接，并且所述第二通孔与所述第一有源接触部的侧壁间隔开。6.根据权利要求1所述的三维半导体器件，其中，所述第一有源区是PMOSFET区和NMOSFET区之一，并且所述第二有源区是PMOSFET区和NMOSFET区中的另一个。7.根据权利要求1所述的三维半导体器件，还包括：第一栅极切割图案和第二栅极切割图案，在所述栅电极的相对端，其中，所述第一栅极切割图案和所述第二栅极切割图案与所述第一电力线和所述第二
电力线竖直地交叠。8.根据权利要求1所述的三维半导体器件，还包括：输电网络，在所述衬底的底表面上；以及多个贯通孔，将所述第一电力线和所述第二电力线电连接到所述输电网络。9.根据权利要求1所述的三维半导体器件，其中，所述第一通孔的至少一部分与所述第一布线竖直地交叠，并且所述第二通孔的至少一部分与所述第二布线竖直地交叠。10.根据权利要求1所述的三维半导体器件，其中，所述第一有源接触部还包括：第三焊盘部，与所述第一焊盘部相对地设置，所述第三焊盘部从所述第二有源接触部水平地偏移，并且所述第三焊盘部通过第三通孔电连接到所述第一金属层中的第三布线。11.一种三维半导体器件，包括：衬底上的第一有源区，所述第一有源区包括第一源/漏图案和与所述第一源/漏图案连接的第一沟道图案；第一有源接触部，在所述第一源/漏图案上；第二有源区，在所述第一有源区和所述第一有源接触部上，所述第二有源区包括第二源/漏图案和与所述第二源/漏图案连接的第...

【专利技术属性】
技术研发人员：金孝真，河大元，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：