用于深沟槽填充的多夹层结构制造技术

本申请涉及用于深沟槽填充的多夹层结构。通过在衬底(102)中形成深沟槽(120)并在深沟槽(120)的侧壁(118)上形成介电内衬(116)来形成半导体器件(100)。第一未掺杂多晶硅层(122)在半导体器件(100)上形成，其延伸到介电内衬(116)上的深沟槽(120)中，但未填充深沟槽(120)。掺杂剂植入第一多晶硅层(122)中。第二多晶硅层(124)在第一多晶硅层(122)上形成。热驱动退火激活并使掺杂剂扩散。在一个版本中，在形成第一多晶硅层(122)之前，在深沟槽(120)的底部处移除介电内衬(116)，使得深沟槽(120)中的多晶硅(122)提供到衬底(102)的接触。在另一版本中，深沟槽(120)中的多晶硅(122)通过介电内衬(116)与衬底(102)隔离。电内衬(116)与衬底(102)隔离。电内衬(116)与衬底(102)隔离。

【技术实现步骤摘要】
用于深沟槽填充的多夹层结构
[0001]本申请是2015年11月24日提交的题为“用于深沟槽填充的多夹层结构”的中国专利申请201580063337.X的分案申请。


[0002]本专利技术大体涉及半导体器件，且更具体地涉及半导体器件中的深沟槽结构。

技术介绍

[0003]半导体器件具有深沟槽结构，所述深沟槽结构具有在深沟槽的侧壁上的介电内衬(liner)以及填充深沟槽的在介电内衬上的掺杂多晶硅。期望获得在深沟槽中的多晶硅中的低的薄层电阻需要在沉积多晶硅时原位掺杂，这样会在使沉积的多晶硅退火之后不期望地导致在半导体器件的衬底的背侧上的掺杂剂污染以及导致半导体器件中的应力。这两个不期望的效果均能够使半导体器件的性能和可靠性降级。另选地，未掺杂多晶硅可以沉积且植入在半导体器件的顶部表面处，其需要长久的热驱动来获得在深沟槽中的掺杂剂分布的期望的均匀性，所述深沟槽可以超过20微米深。长久的热驱动不利地影响衬底中的掺杂结构，例如，埋层。

技术实现思路

[0004]通过在半导体器件的衬底中形成深沟槽而形成半导体器件。介电内衬形成于深沟槽的侧壁上。第一未掺杂多晶硅层形成于半导体器件上，其延伸到在介电内衬上的深沟槽中，但不填充深沟槽。掺杂剂植入第一多晶硅层中。第二多晶硅层形成于第一多晶硅层上。热驱动退火(thermal drive anneal)激活并使掺杂剂扩散。将第一多晶硅层和第二多晶硅层中的多晶硅从衬底的顶部表面上方移除。
附图说明
[0005]图1是示例半导体器件的横截面。
[0006]图2A至图2J是在连续的制造阶段中描绘的图1的半导体器件的横截面。
[0007]图3是另一示例半导体器件的横截面。
[0008]图4A和图4B是在连续的制造阶段中描绘的图3的半导体器件的横截面。
[0009]图5是含有埋层和具有自对准到埋层的沉降槽(sinker)的深沟槽结构的另选半导体器件的横截面。
具体实施方式
[0010]以下共同待决的专利申请是相关的并且特此以引用方式并入本文中：申请号US 14/555,209；申请号US 14/555,330；以及申请号US 14/555,359。
[0011]附图未按比例绘制。一些动作可以不同的顺序出现和/或与其它动作或事件同时出现。此外，不是所有的所示出动作或事件都需要根据示例实施例实施方法。
[0012]通过在半导体器件的衬底中形成至少10微米深的深沟槽而形成半导体器件。介电内衬形成于深沟槽的侧壁上。第一未掺杂多晶硅层形成于半导体器件上，从而延伸到介电内衬上的深沟槽中，但不填充深沟槽。掺杂剂植入第一多晶硅层中。第二未掺杂多晶硅层形成于第一多晶硅层上。热驱动退火激活掺杂剂并且使所述掺杂剂在整个第一多晶硅层和第二多晶硅层中扩散。将第一多晶硅层和第二多晶硅层中的多晶硅从衬底的顶部表面上方移除。在一个示例中，介电内衬的介电材料可以在深沟槽的底部移除，以便暴露衬底。第一多晶硅层随后电连接到在深沟槽的底部处的衬底，如电连接到埋层下方的区域。在另一示例中，第一多晶硅层通过介电内衬与在深沟槽的底部处的衬底电隔离。深沟槽中的隔离的多晶硅可以提供半导体器件的电阻器或电容器。
[0013]出于本公开的目的，如应用于在半导体器件上形成多晶硅层时的术语“未掺杂”表示反应气体中至多包括少量掺杂剂以形成多晶硅层。在形成多晶硅层时，已存在于半导体器件中的一些掺杂剂可以扩散到多晶硅层中，但是这不会否定形成多晶硅层的未掺杂本质。
[0014]图1是示例半导体器件100的横截面，该半导体器件形成于包括半导体材料104(如p型硅)的衬底102中。如n型埋层106的埋层106可以设置于衬底102中，使得埋层106的底部表面108在衬底102的顶部表面110下方10微米以上。衬底102可以包括在埋层106上方的上层112，如p型外延层112。在此示例中，在埋层106下方的半导体材料104可以通过埋层106与上层112电隔离。
[0015]半导体器件100包括一个或更多个深沟槽结构114，所述深沟槽结构114在衬底102中延伸至少10微米深。每个深沟槽结构114包括在深沟槽结构114的深沟槽120的侧壁118上的介电内衬116。第一多晶硅层122设置于介电内衬116上，其延伸到深沟槽结构114的底部。第二多晶硅层124设置于第一多晶硅层122上并且延伸到深沟槽120中。掺杂剂以至少1
×
10
18
cm
‑3的平均掺杂密度分布在第一多晶硅层122和第二多晶硅层124中。深沟槽结构114的宽度126是1.5微米至3.5微米。
[0016]在此示例中，介电内衬116的介电材料在深沟槽结构114的底部处移除，并且接触区域128设置于在深沟槽结构114的底部处的衬底102中，使得第一多晶硅层122通过接触区域128电连接到衬底102。接触区域128可以具有至少5
×
10
18
cm
‑3的平均掺杂密度。由于至少5
×
10
18
cm
‑3的平均掺杂密度，深沟槽结构114因此以有利地低的电阻提供从衬底102的顶部表面110到埋层106下方的半导体材料104的电连接。深沟槽结构114可以具有闭环配置，以便围绕且因此隔离上层112的一部分和在上层112部分中的半导体器件100的组件。
[0017]图2A至图2J是在连续的制造阶段中描绘的图1的半导体器件的横截面。参考图2A，埋层106和上层112形成于半导体材料104上。可以通过将n型掺杂剂植入p型半导体材料104中，随后用热驱动退火和后续外延工艺以生长p型上层112，来形成埋层106和上层112，使得通过所植入n型掺杂剂的扩散和激活形成埋层106。
[0018]衬垫氧化物(pad oxide)层130如通过热氧化形成于衬底的顶部表面110处。衬垫氧化物层130可以包括5纳米至30纳米的二氧化硅。衬垫氮化物层132如通过使用氨和硅烷的低压化学气相沉积(LPCVD)形成于衬垫氧化物层130上。衬垫氮化物层132可以包括100纳米至300纳米的氮化硅。硬掩模氧化物层134如通过使用原硅酸四乙酯(也称作四乙氧基硅烷(TEOS))的等离子体增强化学气相沉积(PECVD)或使用高密度等离子体(HDP)工艺形成于
衬垫氮化物层132上方。硬掩模氧化物层134可以包括500纳米至2微米的二氧化硅。衬垫氮化物层132提供用于硬掩模氧化物层134的后续蚀刻的蚀刻停止层。
[0019]沟槽掩模136形成于硬掩模氧化物层134上方，以便暴露用于图1的深沟槽结构114的区域。沟槽掩模136可以包括通过光刻工艺形成的光致抗蚀剂，并且可以进一步包括硬掩模层和/或抗反射层。
[0020]参考图2B，硬掩模蚀刻工艺在由沟槽掩模136暴露的区域中从硬掩模氧化物层134移除材料。随后，停止层蚀刻工艺在由沟槽掩模136暴露的区域中移除衬垫氮化物层132和衬垫氧化物层130。沟槽蚀刻本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其包括：衬底，其包括具有第一导电类型的半导体材料、在所述半导体材料上方具有第二导电类型的埋层以及在所述埋层上方具有所述第一导电类型的外延层；以及所述衬底中的深沟槽结构，其包括：所述衬底中的至少10微米深的深沟槽；介电内衬，其设置于所述深沟槽的侧壁上；第一多晶硅层，其设置于所述介电内衬上并且延伸到所述深沟槽的底部；以及第二多晶硅层，其设置于所述第一多晶硅层上并且延伸到所述深沟槽中，其中掺杂剂以至少1
×
10
18
cm
‑3的平均掺杂密度分布在整个所述第一多晶硅层和所述第二多晶硅层中，并且其中所述外延层具有5ohm
‑
cm至10ohm
‑
cm的电阻率。2.根据权利要求1所述的半导体器件，其中所述介电内衬包括在所述侧壁上的热氧化物层以及在所述热氧化物层上的沉积二氧化硅层。3.根据权利要求1所述的半导体器件，其中所述深沟槽结构在所述衬底中的深度是20微米至35微米。4.根据权利要求1所述的半导体器件，其中所述第一多晶硅层具有150纳米至200纳米的厚度。5.根据权利要求1所述的半导体器件，其中所述深沟槽结构的底部不具有所述介电内衬，使得所述第一多晶硅层与所述衬底的所述半导体材料电接触。6.根据权利要求5所述的半导体器件，其中所述深沟槽在所述埋层的底部表面下方延伸。7.根据权利要求1所述的半导体器件，其中所述第一多晶硅层在所述深沟槽结构的底部通过所述介电内衬与所述衬底隔离。8.一种形成半导体器件的方法，其包括：提供衬底，其包括具有第一导电类型的半导体材料、在所述半导体材料上方具有第二导电类型的埋层以及在所述埋层上方具有所述第一导电类型的外延层；在所述衬底中形成至少10微米深的深沟槽；在所述深沟槽的侧壁上形成介电内衬；在所述介电内衬上形成第一多晶硅层，使得所述第一多晶硅层延伸到所述深沟槽中，所述第一多晶硅层形成为未掺杂层；将掺杂剂植入所述第一多晶硅层中；在所述第一多晶硅层上形成第二多晶硅层，使得所述第二多晶硅层延伸到所述深沟槽中，所述第二多晶硅层形成为未掺杂层；以及使所述衬底退火，以激活所植入的掺杂剂并使所植入的掺杂剂扩散，使得所述第一多晶硅层和所述第二多晶硅层中的平均掺杂密度是至少1
×
10
18
cm
‑3，其中所述外延层具有5ohm
‑
cm至10ohm
‑
cm的电阻率。9.根据权利要求8所述的方法，其中所述掺杂剂以2
×
10
15
cm
‑2至1
×
10
16
cm
‑2的剂量植入。10.根据权利要求8所述的方法，其中所述掺杂剂以1度至2度的倾角以及约0度的扭转
角以4个子剂量植入。11.根据权利要求8所述的方法，其中所述第一多晶硅层具有150纳米至200纳米的厚度。12.根据权利要求8所述的方法，其中使所述衬底退火包括在氮气环境中以1000℃至1100℃的火炉退火100分钟至150分钟。13.根据权利要求8所述的方法，其中所述深...

【专利技术属性】
技术研发人员：B，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：