产生具有纳米粗糙化互连的集成电路封装的方法、系统、设备和制品技术方案

本发明专利技术的主题是“产生具有纳米粗糙化互连的集成电路封装的方法、系统、设备和制品”。公开了用来产生纳米粗糙化的集成电路封装的方法、系统、设备和制品。示例集成电路（IC）封装包括衬底、半导体管芯和用来将半导体管芯电耦合到衬底的金属互连，金属互连包括纳米粗糙化的表面。表面。表面。

【技术实现步骤摘要】
产生具有纳米粗糙化互连的集成电路封装的方法、系统、设备和制品


[0001]本公开通常涉及集成电路，并且更特别地，涉及用来产生具有纳米粗糙化的互连的集成电路封装的方法、系统、设备和制品。

技术介绍

[0002]在许多集成电路封装中，一个或多个半导体管芯被机械且电耦合到底层封装衬底。经常地，通过将在管芯的表面上制作的金属焊盘和/或凸块与底层衬底（例如单独的管芯或封装衬底）的面对的表面上的对应焊盘和/或凸块对准并且连接来实现管芯到底层衬底的耦合。由这些配对焊盘和/或凸块形成的互连有时被称为第一级互连。随着集成电路及其相关联的封装的大小继续减小，与第一级互连相关联的凸块和/或焊盘也需要减小大小。
附图说明
[0003]图1说明了根据本公开的教导构造的示例集成电路（IC）封装。
[0004]图2说明了图1的示例IC封装的示例衬底的一部分。
[0005]图3说明了在图1的示例衬底的示例第一凸块和第二凸块的纳米粗糙化之后的图2的示例衬底。
[0006]图4说明了耦合到图3的示例衬底的第一凸块和第二凸块的示例管芯。
[0007]图5说明了在耦合之前的图4的示例衬底和示例管芯，其中管芯包括示例第一焊盘和第二焊盘。
[0008]图6说明了在耦合之后的图5的示例衬底和示例管芯。
[0009]图7说明了表示示例铜表面形态的示例曲线图。
[0010]图8是表示制造图1的示例IC封装的示例方法的流程图。
[0011]图不一定按比例绘制。相反，在图中可以放大层或区的厚度。尽管图示出了具有清晰线条和边界的层和区，但是这些线条和/或边界中的一些或全部可以是理想化的。实际上，边界和/或线条可能是难以觉察的、混合的和/或不规则的。通常，贯穿（一个或多个）图和伴随的书面描述将会使用相同的附图标记来指相同或相似的部分。如本文中所使用的，除非另有说明，否则术语“在
……
之上”描述两个部分相对于地球的关系。如果第二部分具有在地球和第一部分之间的至少一个部分，则第一部分在第二部分之上。同样地，如本文中所使用的，当与第二部分相比第一部分更靠近地球时，第一部分在第二部分的“下面”。如上所述，在下列中的一种或多种情况下第一部分可以在第二部分之上或者在第二部分的下面：其间有其他部分、其间没有其他部分、其中第一部分和第二部分接触、或者第一部分和第二部分彼此没有直接接触。尽管上述内容，在半导体装置的情况下，“在
……
之上”并不参考地球，而是相反参考在其上形成有集成电路的组件的基础半导体衬底（例如半导体晶片）的体区。具体地，如本文中所使用的，当与第二组件相比第一组件离半导体衬底的体区更远时，集成电路的第一组件在第二组件“之上”。如在本专利中所使用的，声明任何部分（例如
层、膜、区域、区或板）以任何方式在另一部分上（例如被定位在另一部分上、位于另一部分上、被设置在另一部分上或者被形成在另一部分上等），指示引用的部分或者与另一部分接触或者引用的部分在另一部分之上，其中一个或多个中间部分位于其间。如本文中所使用的，除非另有说明，否则连接引用（例如被附着、被耦合、被连接和被接合）可以包括通过连接引用所引用的元件之间的中间构件和/或那些元件之间的相对移动。照这样，连接引用不一定暗示两个元件被直接地相互连接和/或以固定关系被相互连接。如在本文所使用的，声明任何部分与另一部分“接触”被定义为指在两个部分之间不存在中间部分。
[0012]除非另有明确声明，否则在本文中使用诸如“第一”、“第二”、“第三”等的描述符而不会归因于或者以其他方式指示优先级、物理顺序、列表中的排列和/或以任何方式排序的任何含义，而是仅仅被用作标签和/或任意名称来区分元件以便于理解公开的示例。在一些示例中，描述符“第一”可被用来指详细描述中的元件，而在权利要求中可以利用诸如“第二”或“第三”的不同描述符指相同的元件。在这种情况下，应当理解，这样的描述符仅仅被用于清楚地标识可能例如以其他方式共享相同名称的那些元件。如在本文所使用的，“近似”和“大约”指由于制造公差和/或其他现实世界缺陷引起的可能是不精确的尺寸。
具体实施方式
[0013]在一些集成电路（IC）封装中，管芯（例如半导体管芯、硅管芯）经由一个或多个金属互连被机械和/或电耦合到衬底（例如封装衬底或单独的半导体管芯）。在一些情况下，金属互连包括在衬底的第一表面上制作的凸块以及在管芯的第二表面上制作的对应的焊盘。在一些情况下，管芯包括凸块，其中衬底具有对应的焊盘。此外，在一些情况下，管芯和衬底两者都包括对应的凸块。通常，通过焊接对应的凸块和/或焊盘以在管芯和底层衬底之间形成第一级互连来实现管芯和衬底的耦合，使得电信号可以经由互连在管芯和衬底之间传递。
[0014]对于IC封装的提高的连接性和输入/输出速度的需求继续推动着针对增加可以在管芯和衬底之间实现的互连的数量的努力。在一些情况下，通过增加互连的数量，可以提高通过互连的信息传播的速度和/或带宽。然而，增加可以在给定的表面面积中制造的互连的数量取决于减小互连的大小和/或互连的凸块到凸块间距缩放比例。通常基于制造约束来限制凸块的大小和间距。一个可能的制造约束是在将焊料材料（例如锡）施加于凸块以形成互连时的有限精度。在一些情况下，当焊接被使用来将衬底的凸块耦合到管芯的焊盘时，不精确和/或过量施加焊料材料可导致焊料桥接。当IC封装的两个或多于两个互连经由焊料材料被无意中电耦合时，焊料桥接发生，并且焊料桥接可能会导致短路和/或对两个或多于两个互连和/或经由互连电耦合的组件的损坏。照这样，经由焊接形成的互连需要足够的间隔来减少焊料桥接的可能性，从而减少可以在给定的表面上制造的互连的数量。
[0015]本文中公开的示例在不使用焊料的情况下使能管芯和衬底之间的凸块和焊盘的耦合。在本文中公开的示例中，在把凸块键合到管芯上的对应的焊盘之前，使用一种或多种表面处理对在衬底上制作的凸块进行纳米粗糙化。在这样的示例中，纳米粗糙化的凸块包括具有高频率、低振幅表面特征的纳米粗糙化的表面。在一些示例中，衬底上的纳米粗糙化的凸块的表面特征与管芯的管芯焊盘表面上的对应的表面特征互锁。将热量和/或压力施加于配对的衬底和管芯以促使衬底上的纳米粗糙化的凸块和管芯上的焊盘的对应焊盘之
间的直接铜到铜键合。这样的直接的铜到铜键合导致仅仅由在管芯和衬底之间连续延伸的铜形成的互连而未使用任何焊料。在一些示例中，施加于衬底和/或管芯的热量处于第一温度（例如小于300摄氏度），所述第一温度小于焊接所需要的第二温度。
[0016]有利地，通过减少和/或消除焊料的使用，本文中公开的示例减少了诸如焊料桥接的制造缺陷的发生。本文中公开的示例还使能更小的互连的制作和/或互连的间隔的减小，从而增加了可以在表面之间制作的互连的数量。以这种方式按比例缩减互连的大小和间隔可用来提高管芯和衬底之间的连接性和/或通信速度。另外，在本文中公开的示例中，纳米粗糙化的表面的低振幅、高频率特性使能具有相对小且相对少的界面空隙的铜到铜键合，因此使能本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路（IC）封装，包括：衬底；半导体管芯；以及金属互连，所述金属互连用来将所述半导体管芯电耦合到所述衬底，所述金属互连包括纳米粗糙化的表面。2.如权利要求1所述的IC封装，其中，所述金属互连包括铜。3.如权利要求2所述的IC封装，其中，所述铜跨所述半导体管芯和所述衬底的面对的表面之间的距离连续延伸。4.如权利要求1所述的IC封装，其中，在没有焊料的情况下，所述金属互连要将所述半导体管芯电耦合到所述衬底。5.如权利要求1所述的IC封装，其中，所述衬底是所述IC封装的封装衬底。6.如权利要求1所述的IC封装，其中，所述半导体管芯是第一半导体管芯，所述衬底对应于第二半导体管芯。7.如权利要求1所述的IC封装，其中，所述纳米粗糙化的表面的偏斜度大于0。8.如权利要求1所述的IC封装，其中，所述纳米粗糙化的表面的峰度小于3。9.如权利要求1所述的IC封装，其中，所述金属互连是圆柱形的，所述纳米粗糙化的表面要围绕所述金属互连周向延伸。10.如权利要求1至9中的任何一项所述的IC封装，其中，所述金属互连对应于在没有焊料的情况下被键合在一起的第一铜凸块和第二铜凸块，所述第一铜凸块在所述半导体管芯上，所述第二铜凸块在所述衬底上。11.如权利要求10所述的IC封装，其中，所述第一铜凸块或所述第二铜凸块中的至少一个包括所述纳米粗糙化的表面。12.如权利要求1至9中的任何一项所述的IC封装，其中，所述衬底包括铜管芯焊盘并且所述半导体管芯包括铜凸块，所述金属互连对应于所述铜管芯焊盘和所述铜凸块的直接铜到铜键合。13.如权利要求12所述的IC封装，其中，所述铜凸块或所述铜管芯焊盘中的至少一个包括所述纳米粗糙化的表面。14.如权利要求1至9中的任何一项所述的IC封装，其中，所述金属互连是第一金属互连，所述IC封装进一步包括金属互连的阵列，所述金属互连的阵列包括所述第一金属互连，以25微米或更小的间距来间隔开所述金属互连的阵列。15.一种用来制造集成电路（IC）封装的方法，所述方法包括：对衬底的...

【专利技术属性】
技术研发人员：S，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：