一种半导体器件及其制作方法技术

本发明专利技术提出了一种半导体器件及其制作方法，属于半导体制造技术领域，所述半导体器件至少包括：衬底；阱区，设置在所述衬底内；栅极，设置在所述阱区上；源掺杂区，设置在所述栅极一侧的所述衬底内；漏掺杂区，设置在所述栅极另一侧的所述衬底内；第一隔离结构，设置在所述栅极和所述源掺杂区之间、所述栅极和所述漏掺杂区之间，且所述第一隔离结构由所述衬底表面延伸至所述阱区中；以及第二隔离结构，设置在所述源掺杂区和所述漏掺杂区表面。本发明专利技术提供的一种半导体器件及其制作方法，能有效改善半导体器件的短沟道效应。半导体器件的短沟道效应。半导体器件的短沟道效应。

【技术实现步骤摘要】
一种半导体器件及其制作方法


[0001]本专利技术涉及半导体制造
，具体为一种半导体器件及其制作方法。

技术介绍

[0002]在半导体制造工业中，随着芯片尺寸的缩小，金属
‑
氧化物
‑
半导体(Metal
‑
Oxide
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Semiconductor，MOS)晶体管的尺寸随之缩小。当MOS晶体管的尺寸缩小时，会出现短沟道效应，导致阈值电压随着沟道长度降低而降低、漏致势垒降低、载流子表面散射、速度饱和、离子化和热电子效应等，都会使器件性能劣化，甚至无法正常工作。

技术实现思路

[0003]本专利技术提出了一种半导体器件及其制作方法，能有效改善器件的短沟道效应，半导体器件在尺寸缩小的同时保持优良性能，满足小体积集成电路的需求。
[0004]为解决上述技术问题，本专利技术是通过如下的技术方案实现的：本专利技术提出一种半导体器件，至少包括：衬底；阱区，设置在所述衬底内；栅极，设置在所述阱区上；源掺杂区，设置在所述栅极一侧的所述衬底内；漏掺杂区，设置在所述栅极另一侧的所述衬底内；第一隔离结构，设置在所述栅极和所述源掺杂区之间、所述栅极和所述漏掺杂区之间，且所述第一隔离结构由所述衬底表面延伸至所述阱区中；以及第二隔离结构，设置在所述源掺杂区和所述漏掺杂区表面。
[0005]在本专利技术一实施例中，所述半导体器件还包括第一绝缘层，所述第一绝缘层位于所述栅极与所述衬底之间，且所述第一绝缘层的厚度为1nm
‑
10nm。
[0006]在本专利技术一实施例中，所述第一隔离结构的宽度为1nm
‑
25nm。
[0007]在本专利技术一实施例中，所述第一隔离结构在所述阱区内的深度为0.1nm
‑
2nm。
[0008]本专利技术还提出一种半导体器件的制作方法，至少包括以下步骤：提供一衬底，且所述衬底内形成多个隔离沟槽；提供一衬底；在所述衬底内形成阱区；在所述阱区上形成栅极；在所述栅极一侧的所述衬底内形成源掺杂区；在所述栅极另一侧的所述衬底内形成漏掺杂区；在所述栅极两侧形成第一隔离结构，所述第一隔离结构设置在所述栅极和所述源掺杂区之间、所述栅极和所述漏掺杂区之间，且所述第一隔离结构由所述衬底表面延伸至所述阱区中；以及
在所述衬底上形成第二隔离结构，所述第二隔离结构设置在所述源掺杂区和所述漏掺杂区表面。
[0009]在本专利技术一实施例中，所述制作方法还包括：在所述栅极上形成刻蚀牺牲层。
[0010]在本专利技术一实施例中，所述制作方法还包括：在所述栅极与所述衬底之间形成第一绝缘层；在所述栅极两侧的所述第一绝缘层表面形成牺牲侧墙。
[0011]在本专利技术一实施例中，所述制作方法还包括：在所述第一绝缘层表面形成第二绝缘层，且所述第二绝缘层位于所述牺牲侧墙与所述隔离沟槽之间。
[0012]在本专利技术一实施例中，所述第一绝缘层的厚度和所述第二绝缘层的厚度之和，等于所述刻蚀牺牲层的厚度。
[0013]在本专利技术一实施例中，所述第一隔离结构的形成过程包括：去除所述牺牲侧墙；刻蚀所述第一绝缘层和所述衬底，在所述衬底内形成凹槽，且所述凹槽设置在所述栅极的两侧；以及在所述凹槽内形成所述第一隔离结构。
[0014]本专利技术提出一种半导体器件及其制作方法，能有效减小半导体器件中沟道与源漏交界处电场强度，从而改善热载流子注入效应、栅诱导漏掺杂区泄漏电流效应，且增大半导体器件阈值电压。增加栅极与源掺杂区/漏掺杂区的距离，降低了栅极与源掺杂区/漏掺杂区交界处的尖角形成静电放电的现象，半导体器件在尺寸缩小的同时保持优良性能，满足小体积集成电路的需求。
附图说明
[0015]图1为一实施例中图案化光阻层的结构示意图。
[0016]图2为一实施例中阱区的结构示意图。
[0017]图3为一实施例中栅极的结构示意图。
[0018]图4为一实施例中牺牲侧墙的结构示意图。
[0019]图5为一实施例中刻蚀到第二绝缘层的结构示意图。
[0020]图6为一实施例中刻蚀到第一绝缘层的结构示意图。
[0021]图7为一实施例中凹槽的结构示意图。
[0022]图8为硅和二氧化硅的刻蚀速率与刻蚀气体中氢气的含量的变化图。
[0023]图9为一实施例中第一隔离结构的结构示意图。
[0024]图10为一实施例中栅极侧墙的结构示意图。
[0025]图11为一实施例中半导体器件的结构示意图。
[0026]图12为本专利技术中半导体器件的阈值电压与沟道长度的变化图。
[0027]附图说明：110、衬底；120、垫氧化层；130、垫氮化层；140、图案化光阻层；141、凹部；150、隔离沟槽；160、阱区；170、第一绝缘层；171、裸露区；172、覆盖区；180、栅极；190、刻蚀牺牲层；200、牺牲侧墙；210、第二绝缘层；220、凹槽；230、第二隔离结构；231、第一隔离结构；240、栅极侧墙；250、源掺杂区；260、漏掺杂区。
Deposition，CVD）等方法制备。在垫氧化层120上形成垫氮化层130，且垫氮化层130例如为氮化硅或氮化硅和氧化硅的混合物，垫氮化层130可通过化学气相沉积等方法形成。在形成隔离沟槽150过程中，垫氧化层120可以改善衬底110与垫氮化层130之间的应力，同时可在进行离子注入形成阱区时，保护衬底110，防止衬底110被高能量离子损伤。在垫氮化层130上形成图案化光阻层140，图案化光阻层140上设置多个凹部141，凹部141用来定义隔离沟槽150的位置，且凹部141暴露出垫氮化层130。
[0035]请参阅图1至图2所示，在本专利技术一实施例中，在形成图案化光阻层140后，以图案化光阻层140为掩膜，例如使用干法刻蚀向衬底110的方向进行刻蚀，形成浅沟槽，且刻蚀气体例如包括氯气（Cl2）、三氟甲烷（CHF3）、二氟甲烷（CH2F2）、三氟化氮（NF3）、六氟化硫（SF6）、溴化氢（HBr）或氮气（N2）等中的一种或几种混合。例如可以通过热氧化法在浅沟槽内形成一内衬氧化层（图中未显示），以修复在形成浅沟槽的过程中的刻蚀损伤，减少半导体器件漏电情况。在浅沟槽内例如通过高密度等离子体化学气相淀积（High Density Plasma CVD，HDP
‑
CVD）或高深宽比化学气相淀积（High Aspect Ratio Process CVD，HARP
‑
CVD）等方式沉积隔离介质，且隔离介质例如为氧化硅等绝缘物质。在隔离介质沉积完成后，例如通过化学机械抛光（ChemicalMechanical Polishing，CMP）工艺平坦化隔离介质和垫氮化层130，然后去除残留的垫氮化层130，以形成隔离沟槽150，且隔离沟槽150高于垫氧化层120。
[0036]请参阅图1和图2所示，在本专利技术一实施例中，在隔离沟槽150制备完成后，对衬底110进行离子注入，以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，至少包括：衬底；阱区，设置在所述衬底内；栅极，设置在所述阱区上；源掺杂区，设置在所述栅极一侧的所述衬底内；漏掺杂区，设置在所述栅极另一侧的所述衬底内；第一隔离结构，设置在所述栅极和所述源掺杂区之间、所述栅极和所述漏掺杂区之间，且所述第一隔离结构由所述衬底表面延伸至所述阱区中；以及第二隔离结构，设置在所述源掺杂区和所述漏掺杂区表面。2.根据权利要求1所述的一种半导体器件，其特征在于，所述半导体器件还包括第一绝缘层，所述第一绝缘层位于所述栅极与所述衬底之间，且所述第一绝缘层的厚度为1nm
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10nm。3.根据权利要求1所述的一种半导体器件，其特征在于，所述第一隔离结构的宽度为1nm
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25nm。4.根据权利要求1所述的一种半导体器件，其特征在于，所述第一隔离结构在所述阱区内的深度为0.1nm
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2nm。5.一种半导体器件的制作方法，其特征在于，包括以下步骤：提供一衬底；在所述衬底内形成阱区；在所述阱区上形成栅极；在所述栅极一侧的所述衬底内形成源掺杂区；在所述栅极另一侧的所述衬底内形成漏掺杂区；在所述栅极两侧形成第一隔离结构，所述第一隔...

【专利技术属性】
技术研发人员：胡迎宾，郭廷晃，林智伟，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：