衬底上的FinFET及肖特基二极管的集成制造技术

本申请案涉及将场效应晶体管(FinFET)与肖特基(Schottky)势垒二极管集成于衬底上。第一鳍式结构及第二鳍式结构形成于所述衬底上。所述第一鳍式结构包含沟道部分，其延伸到所述沟道部分的两个对置侧上的两个压力源部分，且所述第二鳍式结构包含结部分。所述FinFET的源极结构及漏极结构分别形成于所述第一鳍式结构的所述两个压力源部分上。形成源极金属材料、漏极金属材料、第一金属材料以分别电耦合到所述源极结构、所述漏极结构及所述第二鳍式结构的所述结部分，借此在所述第二鳍式结构的所述结部分与所述第一金属材料之间提供肖特基结。基结。基结。

【技术实现步骤摘要】
【国外来华专利技术】衬底上的FinFET及肖特基二极管的集成
[0001]相关申请案
[0002]本申请案主张2020年3月25日申请的标题为“衬底上的FinFET及肖特基二极管的集成(Integration of FinFETs and Schottky Diodes on a Substrate)”的第62/994,781号美国临时申请案及2020年3月31日申请的标题为“衬底上的FinFET及肖特基二极管的集成(Integration of FinFETs and Schottky Diodes on a Substrate)”的第63/003,234号美国临时申请案的优先权，所述案中的每一者以全文引用的方式并入本文中。

技术介绍

[0003]在过去几十年期间，集成电路(IC)的大小及密度持续成长已推动高技术产业的各种领域。这些高技术产业包含半导体、电子、计算机及通讯以及用于建立系统平台及衍生应用程序的其相关联软件领域。到目前为止，IC的大小及密度的此成长主要可通过使用较短光波长的新光刻技术及/或通过具有期望生产良率、复制性及质量控制的化学及物理制造过程来实现。
[0004]IC开发已经历多个技术节点。每一技术节点对应于特定半导体制造过程、设计规则、电路产生及架构。每一技术节点由减小IC的大小、提高金属氧化物半导体场效晶体管(MOSFET)的性能且增加金属互连的层级及密度来实现。借此，每一新技术节点比先前技术节点复杂，需要更昂贵的微制造技术、设施及资源。在每一新技术节点处，实施超大型集成(VLSI)电路的工具、时间及人力页变得更加复杂及昂贵。在20nm技术节点之前，MOSFET经集成于具有平面结构的衬底上，且开始采用三维(3D)结构来将高度添加到超过此技术节点的沟道宽度。MOSFET的3D结构的实例是用于建构晶体管沟道的鳍式结构。然而，技术节点的部署已聚焦于MOSFET上，很少或不涉及其它有源半导体装置。与当前实践相比，将不同类型的半导体装置接合到集成电路中将是有益的。

技术实现思路

[0005]本申请案涉及依单片方式(例如经由半导体微制造过程)将鳍式场效应晶体管(FinFET)与肖特基(Schottky)势垒二极管集成于衬底上。具体来说，本申请案描述一种P型及N型低阈值肖特基势垒二极管(LtSBD)的整体IC制造方法。这些LtSBD连同提供于大型产业生产的现存或即将有的FinFET技术节点中的P型及N型MOSFET使用，借此实施基于肖特基的互补金属氧化物半导体(SCMOS)IC。P型及N型LtSBD的微制造使用现存半导体微制造处理的额外及特定模块。将此额外模块新增到一组模块，所述一组模块已处于前段制造过程(FEOL)及中段制造过程(MOL)中，例如制造于P型块体硅衬底上。在一些实施方案中，此额外模块至少包含(1)蚀刻穿过电介质层以暴露专用于制造LtSBD的鳍式结构的光刻过程及(2)在暴露鳍式结构上的表面清洁及制备。LtSBD的集成任选地涉及用于此光刻过程的额外临界光掩模(例如在一些情形中，使用对应技术节点中可实现的最紧容限制造所述额外临界光掩模)。
[0006]在本申请案的一个方面中，实施一种在衬底上形成包含鳍式场效应晶体管
(FinFET)及肖特基势垒二极管(SBD)的集成半导体装置的方法。所述方法包含形成第一鳍式结构及第二鳍式结构。所述第一鳍式结构包含沟道部分，所述沟道部分延伸到所述沟道部分的两个对置侧上的两个压力源部分，且所述第二鳍式结构包含结部分。所述方法进一步包含分别在所述第一鳍式结构的所述两个压力源部分上形成FinFET的源极结构及漏极结构。所述方法进一步包含形成分别电耦合到所述源极结构、所述漏极结构及所述第二鳍式结构的所述结部分的源极金属材料、漏极金属材料、第一金属材料，借此在所述第二鳍式结构的所述结部分与所述第一金属材料之间提供肖特基结。
[0007]在一些实施方案中，所述结部分延伸到所述第二鳍式结构中的电极部分，且结通路安置于所述第二鳍式结构的所述电极部分上。第二金属材料电耦合到所述第二鳍式结构的所述结通路。因而，在所述肖特基势垒二极管中，所述第二鳍式结构的所述结部分经由所述第二鳍式结构的所述结通路及所述电极部分电耦合到所述第二金属材料。
[0008]在一些实施方案中，多个沟槽经界定且包含用于分别接取所述源极结构、所述漏极结构及所述第二鳍式结构的所述结部分的源极沟槽、漏极沟槽及第一沟槽。所述源极、漏极及第一金属材料分别填充所述源极沟槽、所述漏极沟槽及所述第一沟槽。
[0009]从另一角度看，实施一种通过形成第一鳍式结构及第二鳍式结构来形成集成半导体装置的方法。所述方法包含沉积覆盖所述衬底、所述第一鳍式结构及所述第二鳍式结构的压力源层，且界定所述压力源层上的源极结构及漏极结构。所述源极结构及所述漏极结构分别安置于所述第一鳍式结构的所述两个压力源部分上。所述方法进一步包含形成分别电耦合到所述源极结构、所述漏极结构及所述第二鳍式结构的所述结部分的源极金属材料、漏极金属材料、第一金属材料。FinFET形成于所述衬底上且包含所述第一鳍式结构的所述沟道部分、所述源极结构及所述漏极结构，且肖特基势垒二极管形成于所述衬底上且包含所述第二鳍式结构的所述结部分与所述第一金属材料之间的肖特基结。
[0010]在又一方面中，一种集成半导体装置包含衬底、FinFET及肖特基势垒二极管。所述FinFET形成于所述衬底上且具有第一鳍式结构、栅极电介质、栅极、源极结构及漏极结构。所述第一鳍式结构包含沟道部分，所述沟道部分延伸到所述沟道部分的两个对置侧上的两个压力源部分。所述源极结构电耦合到源极金属材料，且所述漏极结构电耦合到漏极金属材料。肖特基势垒二极管形成于所述衬底上且具有第二鳍式结构及第一金属材料。所述第二鳍式结构包含结部分，且所述结部分与所述第一金属材料形成肖特基结。所述第一鳍式结构及所述第二鳍式结构由任选地具有不同掺杂类型及浓度的相同类型的材料制成。所述相同类型的导电材料用于提供所述第一金属材料、所述源极金属材料及所述漏极金属材料。
[0011]在另一方面中，一种集成半导体装置包含衬底、第一鳍式结构及第二鳍式结构、源极结构及漏极结构、及导电材料。所述第一鳍式结构包含沟道部分，所述沟道部分延伸到所述沟道部分的两个对置侧上的两个压力源部分，且所述第二鳍式结构包含结部分。所述源极结构及所述漏极结构分别安置于所述第一鳍式结构的所述两个压力源部分上。所述导电材料进一步包含分别电耦合到所述源极结构、所述漏极结构及所述第二鳍式结构的所述结部分的源极金属材料、漏极金属材料及第一金属材料。FinFET形成于所述衬底上且包含所述第一鳍式结构的所述沟道部分、所述源极结构及所述漏极结构。肖特基势垒二极管形成于所述衬底上且包含所述第二鳍式结构的所述结部分与所述第一金属材料之间的肖特基
结。
附图说明
[0012]为更好地理解各种所描述的实施例，应结合附图参考以下具体实施方式，其中相同元件符号是指所有图中的对应部分。
[0013]图1展示根据一些实施方案的在衬底上形成FinFET的微制造过程的本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种形成集成半导体装置的方法，其包括：在衬底上形成鳍式场效应晶体管(FinFET)及肖特基(Schottky)势垒二极管，其包含：形成第一鳍式结构及第二鳍式结构，其中所述第一鳍式结构包含沟道部分，所述沟道部分延伸到所述沟道部分的两个对置侧上的两个压力源部分，且所述第二鳍式结构包含结部分；分别在所述第一鳍式结构的所述两个压力源部分上形成所述FinFET的源极结构及漏极结构；及形成分别电耦合到所述源极结构、所述漏极结构及所述第二鳍式结构的所述结部分的源极金属材料、漏极金属材料、第一金属材料，借此在所述第二鳍式结构的所述结部分与所述第一金属材料之间提供肖特基结。2.根据权利要求1所述的方法，其包括：界定结通路，其中所述结部分延伸到所述第二鳍式结构中的电极部分，且所述结通路安置于所述第二鳍式结构的所述电极部分上；及形成电耦合到所述结通路的第二金属材料；其中在所述肖特基势垒二极管中，所述第二鳍式结构的所述结部分经由所述第二鳍式结构的所述结通路及所述电极部分电耦合到所述第二金属材料。3.根据权利要求2所述的方法，其中所述第二鳍式结构进一步包含将所述结部分连接到所述电极部分的间隔件部分，且所述结通路至少部分围绕所述电极部分且不接触所述间隔件部分的任何表面。4.根据权利要求2所述的方法，其包括：形成覆盖所述第一鳍式结构的所述沟道部分的两个或更多个表面的栅极电介质及栅极；形成将所述栅极与所述源极结构分离的晶体管间隔件；及形成将所述第一金属材料与所述结通路及所述第二金属材料分离的二极管间隔件；其中所述二极管间隔件比所述晶体管间隔件厚。5.根据权利要求2所述的方法，其中：所述FinFET是N型且所述肖特基势垒二极管是N型；所述源极结构、所述漏极结构及所述结通路由外延碳化硅制成。6.根据权利要求2所述的方法，其中：所述FinFET是P型且所述肖特基势垒二极管是P型；所述源极结构、所述漏极结构及所述结通路由外延硅锗制成。7.根据权利要求2所述的方法，其中所述FinFET是N型且所述肖特基势垒二极管是N型，且所述源极结构、所述漏极结构及所述结通路掺杂有砷或磷。8.根据权利要求2所述的方法，其中所述第一鳍式结构的所述两个压力源部分的子集及所述第二鳍式结构的所述电极部分至少部分凹陷且电耦合到所述源极结构、所述漏极结构及所述结通路中的相应者。9.根据前述权利要求中任一权利要求所述的方法，其进一步包括：界定包含用于分别接取所述源极结构、所述漏极结构及所述第二鳍式结构的所述结部分的源极沟槽、漏极沟槽及第一沟槽的多个沟槽；
其中形成所述源极、漏极及第一金属材料包含使用所述源极金属材料、所述漏极金属材料及所述第一金属材料填充所述源极沟槽、所述漏极沟槽及所述第一沟槽。10.根据权利要求9所述的方法，其中所述多个沟槽包含第二沟槽，所述第二沟槽填充有第二金属材料用于经由所述第二鳍式结构的结通路及电极部分电耦合到所述第二鳍式结构的所述结部分。11.根据权利要求10所述的方法，其中其进一步包括：在所述多个沟槽上形成多个金属插塞；其中所述多个金属插塞包含电耦合到填充所述第一沟槽的所述第一金属材料的第一插塞及经由填充所述第二沟槽的所述第二金属材料、所述结通路及所述第二鳍式结构的所述电极部分电耦合到所述第二鳍式结构的所述结部分的第二插塞。12.根据权利要求11所述的方法，其中所述多个金属插塞包含分别电耦合到所述FinFET的所述源极及漏极结构的源极插塞及漏极插塞。13.根据权利要求11所述的方法，其中：所述肖特基势垒二极管包含P型肖特基势垒二极管；且所述第二鳍式结构的所述结部分是P型，且所述第二插塞、填充所述第二沟槽的所述第二金属材料、所述结通路及所述第二鳍式结构的所述电极部分形成所述肖特基势垒二极管的阳极。14.根据权利要求11所述的方法，其中：所述肖特基势垒二极管包含P型肖特基势垒二极管；且所述第二鳍式结构的所述结部分是P型，且所述第一插塞耦合到填充所述第一沟槽的所述第一金属材料且形成所述肖特基势垒二极管的阴极。15.根据前述权利要求中任一权利要求所述的方法，其中所述源极金属材料、所述漏极金属材料及所述第一金属材料是硅化钴及硅化镍中的一者，且所述肖特基结形成于所述第二鳍式结构的所述结部分与硅化钴及硅化镍中的所述一...

【专利技术属性】
技术研发人员：皮耶，
申请(专利权)人：肖特基LSI公司，
类型：发明
国别省市：