本发明专利技术提供一种碳化硅金属氧化物半导体闸极式半导体装置。该碳化硅金属氧化物半导体闸极式半导体装置包括：碳化硅基板、漂移层、第一掺杂区、第二掺杂区、复数个第三掺杂区、闸极绝缘层、闸电极、以及金属层。该第一掺杂区包含复数个基体部、复数个第一延伸部、以及复数个第一连接部，这些基体部和这些第一连接部沿该第一水平方向延伸且交替排列于该些第一延伸部之间。该第二掺杂区和该第一掺杂区之间定义出复数个的通道区。该闸电极包括闸极总线区和主动区，该主动区的复数个闸电极开口间隔的最小闸极宽度W
【技术实现步骤摘要】
碳化硅金属氧化物半导体闸极式半导体装置
[0001]本专利技术关于一种碳化硅半导体装置，且特别关于一种碳化硅金属氧化物半导体闸极式(MOS
‑
gated)半导体装置。
技术介绍
[0002]碳化硅(Silicon Carbide，SiC)是新兴的功率半导体材料。由于碳化硅的宽能带间隙而具有优于传统硅功率装置的优越性能，包括对电场的高介电强度及低本质载子浓度。
[0003]碳化硅的高介电强度使漂移层的理论单极性特征导通电阻远低于硅的极限，而低的本质载子浓度则使碳化硅功率装置在高温下仍可稳定运作。
[0004]为了满足对于电源供应器的电磁干扰(Electromagnetic Interference，EMI)规范之要求，通常在硅基超接面金氧半场效电晶体(Super
‑
Junction MOSFET，SJ
‑
MOSFET)的闸极连接一具有较高外部闸极电阻值(Rg,ext)的外部闸极电阻，以抑制在开关瞬变期间闸极电压(Vg)和漏源电压(Vds)因高电压变化率(dV/dt)而引起的振荡。碳化硅金氧半场效电晶体(SiC MOSFET)因作为宽能隙半导体而可在较小尺寸的晶片上提供同等导通电阻的功效。举例来说，在导通电阻相同的条件下，650V的SiC MOSFET的晶片尺寸可以缩小到硅基SJ
‑
MOSFET的1/4至1/20。内部闸极电阻值(Rg,int)是MOSFET闸极的等效串联电阻(equivalent series resistance，ESR)，通常与MOSFET的晶片尺寸成反比关系，即晶片尺寸越小时，内部闸极电阻值(Rg,int)越大。据此，SiC MOSFET的内部闸极电阻值(Rg,int)通常高于具有相似导通电阻的硅基SJ
‑
MOSFET。由于在开关瞬态期间SiC MOSFET压变化率(dV/dt)的峰值远低于具有相同开关耗损的硅基SJ
‑
MOSFET，因此可以使用电阻值小或零电阻的外部闸极电阻而无须担心EMI的效能。基于MOSFET的开关耗损P
sw
遵循以下公式：
[0005]P
sw
∝
(Rg,ext+Rg,int)
[0006]较高的内部闸极电阻值(Rg,int)可能在一定的程度上限制SiC MOSFET可以达到的最佳性能。
[0007]同时，对于一些开关频率相对较低而需要并联多个MOSFET才能达到更高功率水平的装置，可能会需要更高的内部闸极电阻值(Rg,int)以使MOSFET间的不平衡的开关(unbalanced switching)最小化。因此，需要更简单且经济的方式依据装置需求来降低或调整内部闸极电阻值(Rg,int)。
技术实现思路
[0008]本专利技术的目的在于改善习知碳化硅半导体装置的效能。
[0009]为达上述目的，本专利技术提供一种碳化硅金属氧化物半导体闸极式(MOS
‑
gated)半导体装置，包括：一碳化硅基板；一漂移层，设置在该碳化硅基板上，该漂移层具有一第一导电类型且包含一主表面；一第一掺杂区，设置在该漂移层中，该第一掺杂区具有一与第一导电类型相反的第二导电类型，其中，该第一掺杂区和该漂移层形成复数个第一p
‑
n接面和复
数个接面场效电晶体(Junction Gate Field
‑
Effect Transistor,JFET)区域，该第一掺杂区包含复数个基体部、复数个第一延伸部、以及复数个第一连接部，该些第一延伸部沿一第二水平方向延伸且彼此并排间隔设置，该些基体部和该些第一连接部沿该第一水平方向延伸且交替排列于该些第一延伸部之间；一第二掺杂区，设置于该第一掺杂区内，该第二掺杂区具有该第一导电类型，且该第二掺杂区和该第一掺杂区形成复数个第二p
‑
n接面，其中，该第二掺杂区和该第一掺杂区之间定义出复数个沿着该主表面上的通道区；复数个第三掺杂区，设置于该第一掺杂区的该些基体部中，该些第三掺杂区具有该第二导电类型，且该些第三掺杂区被该第二掺杂区环绕；一闸极绝缘层，形成在该主表面上；一闸电极，形成在该闸极绝缘层上，包括一闸极总线区和一主动区，其中，该闸电极的该主动区包含复数个闸电极开口，相邻的两个闸电极开口间隔的一最小闸极宽度(W
g
)满足下式：
[0010]W
g
＞W
jfet
+2
×
L
ch
+2
×
L
x
[0011]其中，L
ch
为该些通道区的一通道长度，W
jfet
为该些JFET区域的一最小宽度，L
x
为该闸电极和该第二掺杂区的一最小重迭长度；一层间介电层，形成于该闸电极上：以及一金属层，形成在该层间介电层上，包括彼此电性隔离的一第一部分和一第二部分，该第一部分设置在该闸电极的该主动区上方，该第二部分设置在该闸电极的该闸极总线区上方，其中，该第一部分透过穿透该些闸电极开口而形成的复数个源极接触与该第三掺杂区和该第二掺杂区电耦合，且该第二部分透过一闸极接触与该闸电极电耦合。
附图说明
[0012]图1A是本专利技术一实施例碳化硅MOS
‑
gated半导体装置的俯视示意图。
[0013]图1B是图1A的部分放大示意图。
[0014]图1C是图1B的部分放大示意图。
[0015]图2A是本专利技术一实施例碳化硅MOS
‑
gated半导体装置的截面透视图。
[0016]图2B是该闸电极和该闸电极开口的俯视示意图。
[0017]图2C是该飘移层中的该第一掺杂区的俯视示意图。
[0018]图2D是该第一掺杂区中的该第二掺杂区和该第三掺杂区的俯视示意图。
[0019]图3至图9为本专利技术不同实施例碳化硅MOS
‑
gated半导体装置的示意图。
[0020]图10为本专利技术一实施例碳化硅MOS
‑
gated半导体装置的俯视图。
具体实施方式
[0021]以下揭露内容和图式提供有关本专利技术实施例或范例的详细内容。以下详细描述提供许多不同的实施例或范例以实施本案的不同特征。然而，这些特定的范例并非用以限定该些实施例必需要有所载的具体细节才能实践。
[0022]以下的揭露内容提供许多不同的实施例或范例以实施本案的不同特征。当然，这些特定的范例并非用以限定。例如，若是本专利技术实施例叙述了一第一特征部件形成于一第二特征部件之上或上方，即表示其可能包含上述第一特征部件与上述第二特征部件是直接接触的实施例，亦可能包含了有附加特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与第二特征部件可能未直接接触的实施例。此外，以下所揭露之不同实施例可能重复使用相同的参考符号及/或标记。这些重复系为了简化与清晰的<本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种碳化硅金属氧化物半导体闸极式半导体装置，其特征在于，包括：碳化硅基板；漂移层，设置在该碳化硅基板上，该漂移层具有第一导电类型且包含主表面；第一掺杂区，设置在该漂移层中，该第一掺杂区具有与第一导电类型相反的第二导电类型，其中，该第一掺杂区和该漂移层形成复数个第一p
‑
n接面和复数个接面场效电晶体区域，该第一掺杂区包含复数个基体部、复数个第一延伸部、以及复数个第一连接部，这些第一延伸部沿第二水平方向延伸且彼此并排间隔设置，这些基体部和这些第一连接部沿第一水平方向延伸且交替排列于这些第一延伸部之间；第二掺杂区，设置于该第一掺杂区内，该第二掺杂区具有该第一导电类型，且该第二掺杂区和该第一掺杂区形成复数个第二p
‑
n接面，其中，该第二掺杂区和该第一掺杂区之间定义出复数个沿着该主表面上的通道区；复数个第三掺杂区，设置于该第一掺杂区的这些基体部中，这些第三掺杂区具有该第二导电类型，且这些第三掺杂区被该第二掺杂区环绕；闸极绝缘层，形成在该主表面上；闸电极，形成在该闸极绝缘层上，包括闸极总线区和主动区，其中，该闸电极的该主动区包含复数个闸电极开口，相邻的两个闸电极开口间隔的最小闸极宽度W
g
满足下式：W
g
＞W
jfet
+2
×
L
ch
+2
×
L
x
其中，L
ch
为这些通道区的通道长度，W
jfet
为这些接面场效电晶体区域的最小宽度，L
x
为该闸电极和该第二掺杂区的最小重迭长度；层间介电层，形成于该闸电极上：以及金属层，形成在该层间介电层上，包括彼此电性隔离的第一部分和第二部分，该第一部分设置在该闸电极的该主动区上方，该第二部分设置在该闸电极的该闸极总线区上方，其中，该第一部分透...
【专利技术属性】
技术研发人员：颜诚廷，
申请(专利权)人：即思创意股份有限公司，
类型：发明
国别省市：
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