驱动电路与信号转换电路制造技术

一种驱动电路包含第一推挽式电路及第二推挽式电路，他们各自包含第一输出端与第二输出端以及第一晶体管至第四晶体管。第一晶体管至第四晶体管串联耦接。第一推挽式电路之第一晶体管及第二晶体管的控制端中的至少一者及第二推挽式电路之第三晶体管及第四晶体管的控制端中的至少一者接收正端输入信号，第一推挽式电路之第三晶体管及第四晶体管的控制端中的至少一者及第二推挽式电路之第一晶体管及第二晶体管的控制端中的至少一者接收负端输入信号；第一推挽式电路及第二推挽式电路的第一输出端分别输出第一正端信号与第一负端信号；第一推挽式电路及第二推挽式电路的第二输出端分别输出第二负端信号与第二正端信号。输出端分别输出第二负端信号与第二正端信号。输出端分别输出第二负端信号与第二正端信号。

【技术实现步骤摘要】
驱动电路与信号转换电路


[0001]本专利技术关于一种驱动电路与信号转换电路，特别是关于一种包含劈分电路的驱动电路与信号转换电路。

技术介绍

[0002]当差动信号的振幅被放大或缩小时，正端信号与负端信号中的一者会从电源供应装置汲取能量，而另一者会将能量释放至接地端。因释放掉的能量不能再度被运用，使得电路的能量运用效率不佳。因此，如何有效地运用电路中的能量已成为本领域亟欲解决的问题。

技术实现思路

[0003]本专利技术公开一种驱动电路，包含第一推挽式电路与第二推挽式电路。第一推挽式电路与第二推挽式电路各自包含第一输出端、第二输出端、第一晶体管、第二晶体管、第三晶体管与第四晶体管。第一晶体管耦接于第一参考电压与第一输出端之间，第二晶体管耦接于第一输出端与电路节点之间；第三晶体管耦接于电路节点与第二输出端之间，第四晶体管耦接于第二输出端与第二参考电压之间。第一推挽式电路之第一晶体管、第二晶体管各自的控制端中的至少一者以及第二推挽式电路之第三晶体管、第四晶体管各自的控制端中的至少一者用于接收一对差动输入信号之正端输入信号，第一推挽式电路之第三晶体管、第四晶体管各自的控制端中的至少一者以及第二推挽式电路之第一晶体管、第二晶体管各自的控制端中的至少一者用于接收差动输入信号之负端输入信号；第一推挽式电路、第二推挽式电路各自的第一输出端分别用于输出第一对差动输出信号之第一正端信号与第一负端信号；第一推挽式电路、第二推挽式电路各自的第二输出端分别用于输出第二对差动输出信号之第二负端信号与第二正端信号。
[0004]本专利技术公开一种信号转换电路，包含取样电路及驱动电路。取样电路用于对第一对差动输出信号与第二对差动输出信号进行取样以产生一对差动转换信号。驱动电路耦接到取样电路，用于根据一对差动输入信号产生第一对差动输出信号与第二对差动输出信号。驱动电路包含第一推挽式电路及第二推挽式电路。第一推挽式电路具有第一输出端与第二输出端，用于依据差动输入信号的正端输入信号与负端输入信号，在第一输出端产生第一对差动输出信号的第一正端信号以及在第二输出端产生第二对差动输出信号的第二负端信号。第二推挽式电路具有第三输出端与第四输出端，用于依据正端输入信号与负端输入信号，在第三输出端产生第一对差动输出信号的第一负端信号以及在第四输出端产生第二对差动输出信号的第二正端信号。当正端输入信号升高以及负端输入信号降低时，在第三输出端上的部分电荷传输至第四输出端，使第一负端信号降低以及使第二正端信号升高。
[0005]本专利技术的驱动电路与信号转换电路有效运用了原本要释放至接地端的能量，据此来提升能量运用的效率。
附图说明
[0006]在阅读了下文实施方式以及附图时，能够最佳地理解本专利技术的多种形式。应注意到，根据本领域的标准作业习惯，图中的各种特征并未依比例绘制。事实上，为了能够清楚地进行描述，可能会刻意地放大或缩小某些特征的尺寸。
[0007]图1为本专利技术一些实施例中，信号转换电路的示意图。
[0008]图2、图3、图4、图5与图6为本专利技术一些实施例中，驱动电路的示意图。
[0009]图7与图8为本专利技术一些实施例中，取样电路的示意图。
具体实施方式
[0010]图1为依据本专利技术一些实施例所绘示的信号转换电路10的示意图。信号转换电路10包含驱动电路100与取样电路200。驱动电路100用于接收一对差动输入信号V0并输出一对差动输出信号V1与一对差动输出信号V2。取样电路200用于对差动输出信号V1与差动输出信号V2取样以产生一对差动转换信号V3。在一些实施例中，驱动电路100为劈分差动信号缓冲器(split differential signal buffer)。
[0011]具体来说，驱动电路100包含推挽式电路(push
‑
pull circuit)110与推挽式电路120。推挽式电路110用于接收差动输入信号V0中的正端信号Vip与负端信号Vin来产生差动输出信号V1中的正端信号Vop1与差动输出信号V2中的负端信号Von2，推挽式电路120用于接收正端信号Vip与负端信号Vin来产生差动输出信号V1中的负端信号Von1与差动输出信号V2中的正端信号Vop2。取样电路200用于对正端信号Vop1与正端信号Vop2取样，以及对负端信号Von1与负端信号Von2取样。接着，取样电路200将取样的信号转换成差动转换信号V3中的正端信号Vops与负端信号Vons。
[0012]差动输入信号V0、差动输出信号V1、V2与差动转换信号V3之间的关系可由下列多个方程式表示。
[0013]Vop1＝Vcm1+a*Vip。
[0014]Von1＝Vcm1+a*Vin。
[0015]Vop2＝Vcm2+b*Vip。
[0016]Von2＝Vcm2+b*Vin。
[0017]Vops
‑
Vons＝(a*c+b*d)*(Vip
‑
Vin)。
[0018]其中，Vcm1为差动输出信号V1(包含正端信号Vop1以及负端信号Von1)的共模电压，Vcm2为差动输出信号V2(包含正端信号Vop2以及负端信号Von2)的共模电压，a、b为驱动电路100提供之增益值，c、d为取样电路200提供之增益值。在一些实施例中，共模电压Vcm1与共模电压Vcm2相同。在其他些实施例中，共模电压Vcm1与共模电压Vcm2不同。
[0019]参考图2。图2为依据本专利技术一些实施例所绘示的驱动电路100的示意图。
[0020]推挽式电路110包含输出端N1、输出端N2、晶体管M1、M2、M3、M4、电容C1、C2、C3、C4与电阻R1、R2、R3、R4。晶体管M1的第一端(根据晶体管的类型可为源极/漏极(source/drain))11用于接收参考电压VDD1；晶体管M1的第二端12耦接晶体管M2的第一端21，其中，晶体管M1的第二端12与晶体管M2的第一端21用于在输出端N1产生正端信号Vop1；晶体管M2的第二端22耦接晶体管M3的第一端31；晶体管M3的第二端32耦接晶体管M4的第一端41，其中，晶体管M3的第二端32与晶体管M4的第一端41用于在输出端N2产生负端信号Von2；晶体
管M4的第二端42用于接收参考电压VDD2，其中，参考电压VDD1高于参考电压VDD2。在一些实施例中，参考电压VDD2为接地电压。晶体管M1～M4的控制端G1～G4分别耦接至电阻R1～R4的第一端。电阻R1～R4的第二端分别用于接收偏压电压Vbn1、Vbp1、Vbn2、Vbp2。电容C1的第一端耦接电容C2的第一端，并用于接收正端信号Vip；电容C1的第二端耦接控制端G1；电容C2的第二端耦接控制端G2。电容C3的第一端耦接电容C4的第一端，并用于接收负端信号Vin；电容C3的第二端耦接控制端G3；电容C4的第二端耦接控制端G4。
[0021]推挽式电路110与推挽式电路120对称设置。推挽式电路120包含输出端N3、输出端N4、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种驱动电路，包含：第一推挽式电路与第二推挽式电路，各自包含：第一输出端与第二输出端；以及第一晶体管、第二晶体管、第三晶体管与第四晶体管，其中，该第一晶体管耦接于第一参考电压与该第一输出端之间，该第二晶体管耦接于该第一输出端与电路节点之间；该第三晶体管耦接于该电路节点与该第二输出端之间，该第四晶体管耦接于该第二输出端与第二参考电压之间，其中，该第一推挽式电路的第一晶体管及第二晶体管各自的控制端中的至少一者以及该第二推挽式电路的第三晶体管及第四晶体管各自的控制端中的至少一者用于接收一对差动输入信号的正端输入信号，该第一推挽式电路的第三晶体管及第四晶体管各自的控制端中的至少一者以及该第二推挽式电路的第一晶体管及第二晶体管各自的控制端中的至少一者用于接收该对差动输入信号的负端输入信号，其中，该第一推挽式电路及该第二推挽式电路各自的第一输出端分别用于输出第一对差动输出信号的第一正端信号与第一负端信号；该第一推挽式电路及该第二推挽式电路各自的第二输出端分别用于输出第二对差动输出信号的第二负端信号与第二正端信号。2.如权利要求1的驱动电路，其中，该第一推挽式电路的第一晶体管及第三晶体管与该第二推挽式电路的第一晶体管及第三晶体管为N型晶体管，以及该第一推挽式电路的第二晶体管及第四晶体管与该第二推挽式电路的第二晶体管及第四晶体管为P型晶体管，其中，该第一推挽式电路及该第二推挽式电路各自还包含第一电容、第二电容、第三电容与第四电容，其中，该第一推挽式电路的第一电容及第二电容与该第二推挽式电路的第三电容及第四电容各自的第一端均用于接收该正端输入信号，及该第一推挽式电路的第一电容及第二电容与该第二推挽式电路的第三电容及第四电容各自的第二端分别耦接至该第一推挽式电路的第一晶体管及第二晶体管与该第二推挽式电路的第三晶体管及第四晶体各自的控制端，以及该第一推挽式电路的第三电容及第四电容与该第二推挽式电路的第一电容及第二电容各自的第一端均用于接收该负端输入信号，及该第一推挽式电路的第三电容及第四电容与该第二推挽式电路的第一电容及第二电容各自的第二端分别耦接至该第一推挽式电路的第三晶体管及第四晶体管与该第二推挽式电路的第一晶体管及第二晶体管各自的控制端。3.如权利要求1的驱动电路，其中，该第一推挽式电路及该第二推挽式电路的第一晶体管、第二晶体管、第三晶体管与第四晶体管为N型晶体管，其中，该第一推挽式电路及该第二推挽式电路各自还包含第一电容与第二电容，其中，该第一推挽式电路的第一电容耦接于该正端输入信号与该第一推挽式电路的第一晶体管的控制端之间，该第一推挽式电路的第二电容耦接于该负端输入信号与该第一推挽式电路的第三晶体管的控制端之间，该第二推挽式电路的第一电容耦接于该负端输入信号与该第二推挽式电路的第一晶体管的控制端之间，该第二推挽式电路的第二电容耦接于该正端输入信号与该第二推挽式电路的第三晶体管的控制端之间。4.如权利要求1的驱动电路，其中，该第一推挽式电路及该第二推挽式电路的第一晶体
管、第二晶体管、第三晶体管与第四晶体管为P型晶体管，其中，该第一推挽式电路及该第二推挽式电路各自还包含第一电容与第二电容，其中，该第一推挽式电路的第一电容耦接于该正端输入信号与该第一推挽式电路的第二晶体管的控制端之间，该第一推挽式电路的第二电容耦接于该负端输入信号与该第一推挽式电路的第四晶体管的控制端之间，该第二推挽式电路的第一电容耦接于该负端输入信号与该第二推挽式电路的第二晶体管的控制端之间，该第二推挽式电路的第二电容耦接于该正端输入信号与该第二推挽式电路的第四晶体管的控制端之间。5.如权利要求1的驱动电路，其中，该第一推挽式电路及该第二推挽式电路的第一晶体管与第二晶体管为N型晶体管，该第一推挽式电路及该第二推挽式电路的第三晶体管与第四晶体管为P型晶体管，其中，该第一推挽式电路及该第二推挽式电路各自还包含第一电容与第二电容，其中，该第一推挽式电路的第一电容耦接于该正端输入信号与该第一推挽式电路的第一晶体管的控制端之间，...

【专利技术属性】
技术研发人员：杨军，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：