数据接口装置、传感器系统和数据采集设备制造方法及图纸

本申请公开了一种数据接口装置、传感器系统和数据采集设备，其中，在数据接口装置中设置了并串转换单元、编码单元、输出驱动单元和摆幅补偿电路，其中并串转换单元接收并行数据转换为第一串行数据和第二串行数据；编码单元在均衡控制位接收的信号控制下，将第一串行数据和第二串行数据编码成第一驱动控制信号和第二驱动控制信号；输出驱动单元在第一驱动控制信号第二驱动控制信号驱动下输出差分模拟信号，且差分模拟信号的能量幅值经均衡处理；摆幅补偿电路在选择控制端的信号控制下，增加输出驱动单元输出的差分模拟信号的摆幅。本申请具有结构简单，输出摆幅和均衡可以灵活调节的特点。的特点。的特点。

【技术实现步骤摘要】
数据接口装置、传感器系统和数据采集设备


[0001]本申请实施例涉及数据传输技术，具体涉及一种数据接口装置、传感器系统和数据采集设备。

技术介绍

[0002]数据接口装置包括发射模拟信号的数据接口装置，其用于根据传输介质、传输路径长度等将所接收到的数字信号转换成模拟信号，以便在传输介质中传输。数据接口装置还包括接收模拟信号的数据接口装置，其用于将来自传输介质的模拟信号恢复成数字信号。
[0003]在一些数据传输技术中，为了从模拟信号中恢复出数字信号，各数据接口装置需要根据模拟信号的传输方式来选择发射和接收的电路系统，以便保证经过传输介质后模拟信号具备电路分辨能力级的可识别的信号变化，如此保证接收侧的数据接口装置能从模拟信号中提取数字信号。
[0004]其中，由于电信号为高频信号，因此，相应的信号输出接口的传输速率也相应提高。高速串行链路(SERDES，Serializer/Deserializer的缩写)作为一种点对点的通信技术，通过串行和解串的方式来实现高速通信，由于其具有降成本、抗干扰和低损耗等特点，在许多接口中得到了广泛的应用，SERDES技术中常用的接口标准一般采用低电压差分信号传输技术，比如LVDS(350mV差分输出)。然而有些特殊的应用场景需要差分输出在800mV以上，而高摆幅对于高速信号意味着高功耗、高噪声和高损耗。

技术实现思路

[0005]本申请提供一种数据接口装置、传感器系统和数据采集设备，以在提高输出摆幅的同时，降低无线电数据传输的功耗，有效补偿数据在信道中的衰减，减少噪声。
[0006]在第一方面，本申请提供一种数据接口装置，包括：
[0007]并串转换单元，用于将所接收的并行数据转换为第一串行数据和第二串行数据，并予以输出；其中，所述第一串行数据与所述第二串行数据存在设定时间间隙；
[0008]编码单元，包含均衡控制位，所述编码单元与所述并串转换单元耦接；在所述均衡控制位所接收的信号控制下，所述编码单元将所述第一串行数据和所述第二串行数据编码成第一驱动控制信号和第二驱动控制信号，并予以输出；
[0009]输出驱动单元，耦接于所述编码单元，用于在所述第一驱动控制信号和第二驱动控制信号的驱动控制下，输出差分模拟信号；其中，在所述第一串行数据或所述第二串行数据中低电平和高电平之间跳变后的时钟周期内，所述差分模拟信号的能量幅值是经均衡处理的；
[0010]所述输出驱动单元包括摆幅补偿电路，包含选择控制端，耦接于所述输出驱动单元；所述摆幅补偿电路在所述选择控制端的信号控制下，增加所述输出驱动单元输出的所述差分模拟信号的摆幅。
[0011]在第二方面，本申请提供一种传感器系统，包括雷达传感器，所述雷达传感器集成有如第一方面任一项所述的数据接口装置。
[0012]在第三方面，本申请提供一种数据采集设备，包括雷达传感器，所述雷达传感器集成有如第一方面任一项所述的数据接口装置。
[0013]本申请提供的数据接口装置、传感器系统和数据采集设备，在数据接口装置中设置了并串转换单元、编码单元、输出驱动单元和摆幅补偿电路，其中并串转换单元接收并行数据转换为第一串行数据和第二串行数据并予以输出，第一串行数据与第二串行数据存在设定时间间隙；编码单元与并串转换单元耦接，在均衡控制位接收的信号控制下，将第一串行数据和第二串行数据编码成第一驱动控制信号和第二驱动控制信号并予以输出；输出驱动单元耦接于编码单元，在第一驱动控制信号第二驱动控制信号驱动下输出差分模拟信号，且差分模拟信号的能量幅值经均衡处理；摆幅补偿电路耦接于输出驱动单元，在选择控制端的信号控制下，增加输出驱动单元输出的差分模拟信号的摆幅。本申请实施例通过设置摆幅补偿电路，不仅提高了输出摆幅，以使其适合大摆幅场景下的应用，另外还集成了信道均衡功能，可以补偿信道能量传输的损耗，具有结构简单，输出摆幅和均衡可以灵活调节的特点。
附图说明
[0014]图1为本申请一种数据发射接口装置的硬件架构框图。
[0015]图2为本申请一种并串转换单元的电路结构示意图。
[0016]图3为本申请第一串行信号输出器的一种电路结构示意图。
[0017]图4为本申请第二串行信号输出器的一种电路结构示意图。
[0018]图5为本申请一种编码单元的电路结构示意图。
[0019]图6为本申请中第三模拟信号中经均衡处理的波形示意图。
[0020]图7为本申请输出驱动单元的一种电路结构示意图。
[0021]图8为本申请输出驱动单元的另一种电路结构示意图。
[0022]图9为本申请结合图2和8所提供的示例而提供的一种数据发射接口装置的电路结构示意图。
[0023]图10为本申请一种数据接收接口装置的电路结构示意图。
[0024]图11为本申请一种均衡器单元的电路结构示意图。
[0025]图12为本申请均衡器单元中的频谱示意图。
[0026]图13为本申请数据接口装置中输入单元的一种电路结构示意图。
[0027]图14为本申请数据接口装置中校正电路的一种电路结构示意图。
[0028]图15为本申请校正电路中检测子电路的一种电路结构示意图。
[0029]图16为本申请校正电路中的校正控制子电路处理至少一次检测信号的一种处理逻辑流程图。
[0030]图17为本申请数据接收接口装置的另一种硬件架构示意图。
[0031]图18为本申请数据接收接口装置中时钟恢复控制单元的一种电路结构示意图。
[0032]图19为本申请数据接收接口装置中移相检测电路结构的时序示意图。
[0033]图20为本申请数据接收接口装置中移相控制电路结构的一种电路结构示意图。
[0034]图21为本申请数据接收接口装置中第二移位判决电路的一种电路结构示意图。
[0035]图22为本申请数据接收接口装置中第二相位调整电路调整相位区间的条件
‑
状态转换示意图。
[0036]图23为本申请数据接收接口装置中时钟恢复控制单元的电路结构示意图。
[0037]图24为本申请数据接收接口装置中第一相位调整电路调整二进制相位值的条件
‑
状态转换示意图。
[0038]图25为本申请传感器系统的硬件结构示意图。
[0039]图26为本申请数据采集设备的硬件结构示意图。
具体实施方式
[0040]下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。
[0041]在一些数据传输技术中，数据接口装置与利用可传导信号的材料制成的信道耦接，以实现将模拟信号通过信道传输给另一数据接口装置的目的。其中，所述信道举例包括：微带线、同轴线缆、或光纤等。
[0042]术语“耦接的”或“耦接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据接口装置，其特征在于，包括：并串转换单元，用于将所接收的并行数据转换为第一串行数据和第二串行数据，并予以输出；其中，所述第一串行数据与所述第二串行数据存在设定时间间隙；编码单元，包含均衡控制位，所述编码单元与所述并串转换单元耦接；在所述均衡控制位所接收的信号控制下，所述编码单元将所述第一串行数据和所述第二串行数据编码成第一驱动控制信号和第二驱动控制信号，并予以输出；输出驱动单元，耦接于所述编码单元，用于在所述第一驱动控制信号和第二驱动控制信号的驱动控制下，输出差分模拟信号；其中，在所述第一串行数据或所述第二串行数据中低电平和高电平之间跳变后的时钟周期内，所述差分模拟信号的能量幅值是经均衡处理的；所述输出驱动单元包括摆幅补偿电路，包含选择控制端，耦接于所述输出驱动单元；所述摆幅补偿电路在所述选择控制端的信号控制下，增加所述输出驱动单元输出的所述差分模拟信号的摆幅。2.根据权利要求1所述的数据接口装置，其特征在于，所述编码单元包括温度计编码器，所述温度计编码器的输出端耦接所述均衡控制位；所述温度计编码器通过温度计编码控制所述第一串行数据和所述第二串行数据编码形成所述第一驱动控制信号和所述第二驱动控制信号。3.根据权利要求1所述的数据接口装置，其特征在于，所述第一串行数据和所述第二串行数据均为全速率数据信号。4.根据权利要求1所述的数据接口装置，其特征在于，所述并串转换单元包括：并串转换器，用于将所接收的并行数据按照奇偶位转换成边沿错开的奇偶两路半速率串行数据；第一串行输出器，与所述并串转换器耦接，用于在所接收的时钟信号控制下，将所述奇偶两路半速率串行数据交替输出，形成所述第一串行数据；第二串行输出器，与所述第一串行信号转换器级联，用于在所接收的时钟信号控制下，将所述奇偶两路半速率串行数据交替输出，形成所述第二串行数据；其中，所述第二串行数据与所述第一串行数据错开一个码元的时间间隙。5.根据权利要求4所述的数据接口装置，其特征在于，所述并串转换器包括串行器；所述第一串行输出器包括第一上升沿D触发器、第一下降沿D触发器、第一选择器和第一输出器；所述第一上升沿D触发器的D端与所述串行器的第一输出端耦接，接收奇路半速率串行数据；所述第一下降沿D触发器的D端与所述串行器的第二输出端耦接，接收偶路半速率串行数据；所述第一上升沿D触发器的Q端耦接所述第一选择器的第一输入端，所述第一下降沿D触发器的Q端耦接所述第一选择器的第二输入端；所述第一选择器的输出端耦接所述第一输出器的第一输入端，所述第一输出器的第二输入端接收第一极性控制信号，所述第一输出器的输出端输出所述第一串行数据；所述第二串行输出器包括第二上升沿D触发器、第二下降沿D触发器、第二选择器和第二输出器；所述第二下降沿D触发器的D端耦接所述第一上升沿D触发器的Q端，所述第二上升沿D触发器的D端耦接所述第一下降沿D触发器的Q端，所述第二下降沿D触发器的Q端耦接所述
第二选择器的第一输入端，所述第二上升沿D触发器的Q端耦接所述第二选择器的第二输入端；所述第二选择器的输出端耦接所述第二输出器的第一输入端，所述第二输出器的第二输入端接收第二极性控制信号，所述第二输出器的输出端输出所述第二串行数据。6.根据权利要求5所述的数据接口装置，其特征在于，所述第一串行输出器还包括第一占空比校准电路...

【专利技术属性】
技术研发人员：张友华，周文婷，
申请(专利权)人：加特兰微电子科技上海有限公司，
类型：新型
国别省市：