本发明专利技术公开一种基于6位近似全加器的2组有符号张量计算电路结构，涉及神经网络硬件加速领域，包含6位近似全加器模块，基于6位近似全加器的有符号8*8近似乘法器电路结构和基于6位近似全加器的2组有符号张量计算电路结构。由于神经网络加速器可以牺牲掉数据的一部分精确度，换取电路结构上延迟，面积和功耗的优化。本发明专利技术所提出的6位近似全加器模块忽略部分进位，从而减小电路面积和降低电路功耗，本发明专利技术利用6位近似全加器模块对有符号8*8乘法器计算过程和2组有符号张量计算过程进行了优化，在某些位置引入了近似计算，在损失了部分精确性的同时，换取了电路结构上面积和功耗的改进。改进。改进。
【技术实现步骤摘要】
一种基于6位近似全加器的2组有符号张量计算电路结构
[0001]本专利技术涉及神经网络硬件加速领域，尤其是2组有符号张量合并结构。
技术介绍
[0002]尽管大数据应用的高速增长为神经网路的发展提供动力，但它也给传统计算机系统带来了数据处理速度和可扩展性方面的严峻挑战。多层神经网络可以增加识别的准确度，但是也带来了大量计算单元和计算功耗。加法和乘法是应用中最广泛采用的计算运算。乘法器和加法器在任何数字电路或系统的功能中都发挥着重要作用，处理器的整体性能很大程度上取决于乘法器和加法器的面积和能耗。近似计算目前已经成为一种降低神经网络硬件功耗的普遍方案。
[0003]此外，神经网络在训练过程中有很大的容错率，神经网络加速器可以牺牲掉部分数据的精确度，换取电路结构上延迟，面积和功耗的优化。本专利技术利用所设计的6位近似全加器模块对2组有符号张量计算过程进行了优化，虽然损失了一定的数据精度，但是可以换取面积和功耗上的改进。
技术实现思路
[0004]技术问题：本专利技术是为了解决在神经网络加速器中降低张量计算的面积和功耗问题，并且提供一种基于6位近似全加器的2组有符号张量计算电路结构。本专利技术是将所设计的6位近似全加器模块，应用到有符号8*8近似乘法器计算过程和2组有符号张量计算过程中，从而优化计算单元，进而降低电路的功耗和面积等硬件性能。
[0005]技术方案：本专利技术一种基于6位近似全加器的2组有符号张量计算电路结构包括：
[0006]6位近似全加器模块：具有六个数据输入位s1，s2，s3，s4，s5，s6；两个进位输入位Cin1和Cin2；两个进位输出位Cout1和Cout2；一个本级和位S；
[0007]有符号8*8近似乘法器电路：其利用所述的6位近似全加器模块优化计算过程，具有两个8位二进制数据输入位为x和y，所述的数据输入位x的范围是
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127到127；所述的数据输入位y的范围是
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127到127；所述的有符号8*8近似乘法器具有16位二进制输出结果S1，S2，S3，S4，S5，S6，S7，S8，S9，S10，S11，S12，S13，S14，S15，S16；
[0008]2组有符号张量计算电路：其利用所述的6位近似全加器模块优化计算过程，输入数据是两组包含16个十进制数据的向量，每组向量的每个数据的范围在
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127至127；所述2组有符号张量计算电路的输出结果是一组20位二进制数据输出位M1，M2，M3，M4，M5，M6，M7，M8，M9，M10，M11，M12，M13，M14，M15，M16，M17，M18，M19，M20。
[0009]所述的6位近似全加器模块的六个数据输入位s1，s2，s3，s4，s5，s6为111111输入，且两个进位输入位Cin1和Cin2为11输入时，所述的两个进位输出位Cout1和Cout2，以及所述的本级和位S的输出结果有两种输出结果，输出结果一为所述的两个进位输出位Cout2和Cout1，以及所述的本级和位S输出结果为111；输出结果二为所述的两个进位输出位Cout2和Cout1，以及所述的本级和位S输出结果为000。
[0010]所述有符号8*8近似乘法器电路中，所述的16位二进制输出结果的第1位是符号位，所述的符号位为1时，16位二进制输出结果为负数，所述的符号位为0时，16位二进制输出结果为正数；所述的输入数据x的符号位与输入数据y的符号位，共同确定有符号8*8近似乘法器的符号位S1；所述的16位二进制输出结果第2位至第16位是数据位，数据位是所述的近似乘法器的输出结果绝对值的二进制表示方式；有符号8*8近似乘法器的16位二进制输出结果的第11位由所述的6位近似全加器模块计算本级和位S11；有符号8*8近似乘法器的16位二进制输出结果的第10位由所述的6位近似全加器计算本级和位S10；有符号8*8近似乘法器的16位二进制输出结果的第9位由所述的6位近似全加器计算本级和位S9；由精确全加器计算本级和位S2至S8以及S12至S16位。
[0011]所述2组有符号张量计算电路需要的16组16位二进制数据由所述的有符号8*8近似乘法器电路结构计算16次所得，16组16位二进制数据用二进制补码逻辑表示标记为m1，m2，m3，m4，m5，m6，m7，m8，m9，m10，m11，m12，m13，m14，m15，m16。
[0012]所述2组有符号张量计算电路，计算所述的20位二进制数据输出位的第一级计算电路结构用于求解数据输出位的第一部分，具体过程为，m1，m2，m3，m4，m5，m6的第15位至第20位用所述的6位近似全加器模块计算所述数据输出位的第一部分S15_1，S16_1，S17_1，S18_1，S19_1，S20_1，第一部分的其余位S1_1至S14_1是由多个精确全加器计算m1，m2，m3，m4，m5的第1位至第14位所得。
[0013]所述2组有符号张量计算电路，计算所述的20位二进制数据输出位的第二级计算电路用于求解数据输出位的第二部分，具体过程为，m7，m8，m9，m10，m11，m12的第15位至第20位用所述的6位近似全加器模块计算所述数据输出位的第二部分S15_2，S16_2，S17_2，S18_2，S19_2，S20_2，第二部分的其余位S1_2至S14_2是由多个精确全加器计算m7，m8，m9，m10，m11的第1位至第14位所得。
[0014]所述2组有符号张量计算电路，计算所述的20位二进制数据输出位的第三级计算电路结构用于求解数据输出位的第三部分，具体过程为，m13，m14，m15，m16的第15位至第20位以及S15_1，S16_1，S17_1，S18_1，S19_1，S20_1和S15_2，S16_2，S17_2，S18_2，S19_2，S20_2，用所述的6位近似全加器模块计算所述20位二进制数据输出位的M15，M16，M17，M18，M19，M20，第三部分的其余位S1_3至S14_4是由多个精确全加器计算m13，m14，m15，m16的第1位至第14位所得。
[0015]所述2组有符号张量计算电路，计算所述的20位二进制数据输出位的第四级计算电路结构用于求解数据输出位的第四部分，具体过程为，第一级计算电路结构第一部分的S1_1至S14_1，第二级计算电路结构第二部分的S1_2至S14_2，第三级计算电路结构第三部分的S1_3至S14_3，s6的第1位至第14位以及s12的第1位至第14位，共同通过多个精确全加器计算所述的20位二进制数据输出位的M1，M2，M3，M4，M5，M6，M7，M8，M9，M10，M11，M12，M13，M14。
[0016]有益效果：本专利技术所提出的2组有符号张量合并方法相对于16组精确张量计算单元而言，由于所设计的6位近似全加器模块在结构上比6位精确全加器在结构上少了一个输入进位和一个输出进位，所以与精确张量计算过程对比，本专利技术所提出的2组有符号张量合并方法所对应的计算电路结构降低了所占用的面积本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种基于6位近似全加器的2组有符号张量计算电路结构，其特征在于，该结构包括：6位近似全加器模块：具有六个数据输入位s1，s2，s3，s4，s5，s6；两个进位输入位Cin1和Cin2；两个进位输出位Cout1和Cout2；一个本级和位S；有符号8*8近似乘法器电路：其利用所述的6位近似全加器模块优化计算过程，具有两个8位二进制数据输入位为x和y，所述的数据输入位x的范围是
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127到127；所述的数据输入位y的范围是
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127到127；所述的有符号8*8近似乘法器具有16位二进制输出结果S1，S2，S3，S4，S5，S6，S7，S8，S9，S10，S11，S12，S13，S14，S15，S16；2组有符号张量计算电路：其利用所述的6位近似全加器模块优化计算过程，输入数据是两组包含16个十进制数据的向量，每组向量的每个数据的范围在
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127至127；所述2组有符号张量计算电路的输出结果是一组20位二进制数据输出位M1，M2，M3，M4，M5，M6，M7，M8，M9，M10，M11，M12，M13，M14，M15，M16，M17，M18，M19，M20。2.如权利要求1所述的一种基于6位近似全加器的2组有符号张量计算电路结构，其特征在于，所述的6位近似全加器模块的六个数据输入位s1，s2，s3，s4，s5，s6为111111输入，且两个进位输入位Cin1和Cin2为11输入时，所述的两个进位输出位Cout1和Cout2，以及所述的本级和位S的输出结果有两种输出结果，输出结果一为所述的两个进位输出位Cout2和Cout1，以及所述的本级和位S输出结果为111；输出结果二为所述的两个进位输出位Cout2和Cout1，以及所述的本级和位S输出结果为000。3.如权利要求1所述的一种基于6位近似全加器的2组有符号张量计算电路结构，其特征在于，所述有符号8*8近似乘法器电路中，所述的16位二进制输出结果的第1位是符号位，所述的符号位为1时，16位二进制输出结果为负数，所述的符号位为0时，16位二进制输出结果为正数；所述的输入数据x的符号位与输入数据y的符号位，共同确定有符号8*8近似乘法器的符号位S1；所述的16位二进制输出结果第2位至第16位是数据位，数据位是所述的近似乘法器的输出结果绝对值的二进制表示方式；有符号8*8近似乘法器的16位二进制输出结果的第11位由所述的6位近似全加器模块计算本级和位S11；有符号8*8近似乘法器的16位二进制输出结果的第10位由所述的6位近似全加器计算本级和位S10；有符号8*8近似乘法器的16位二进制输出结果的第9位由所述的6位近似全加器计算本级和位S9；由精确全加器计算本级和位S2至S8以及S12至S16位。4.如权利要求1所述的一种基于6位近似全加器的2组有符号张量计算电路结构，其特征在于，所述2组有符号张量...
【专利技术属性】
技术研发人员：刘波，张扬，王梓羽，谢钠，徐星宇，蔡浩，杨军，
申请(专利权)人：东南大学，
类型：发明
国别省市：
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