半导体结构及其形成方法技术

本发明专利技术实施例提供了半导体结构及其形成方法。可以在衬底上方形成多个垂直堆叠件。每个垂直堆叠件从底部到顶部包括底部电极、介电柱和顶部电极。可以在多个垂直堆叠件上方形成连续的有源层和栅极介电层。牺牲间隔件形成在多个垂直堆叠件周围。通过用介电填充材料填充牺牲间隔件的相邻对之间的间隙，可以在牺牲间隔件周围形成至少一个介电壁结构。牺牲间隔件由栅电极替代。每个栅电极可以横向围绕沿着第一水平方向布置的垂直堆叠的对应行。一水平方向布置的垂直堆叠的对应行。一水平方向布置的垂直堆叠的对应行。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体结构及其形成方法。

技术介绍

[0002]已经开发了多种晶体管结构以满足各种设计标准。由氧化物半导体制成的薄膜晶体管(TFT)是后段制程(BEOL)集成的有吸引力的选择，因为TFT可以在低温下加工，并且因此不会损坏先前制造的器件。例如，制造条件和技术不会损坏先前制造的前段制程(FEOL)和中段制程(MEOL)器件。

技术实现思路

[0003]根据本专利技术实施例的一个方面，提供了一种半导体结构，包括：垂直堆叠件的二维阵列，位于衬底上方，其中，垂直堆叠件的二维阵列中的每个垂直堆叠件从底部到顶部包括底部电极、介电柱和顶部电极；有源层，包括半导体金属氧化物材料，在沿着第一水平方向布置的垂直堆叠件的对应行的侧壁上方延伸，并且沿着第二水平方向横向间隔开；栅极堆叠件，覆盖有源层中的对应有源层，其中，栅极堆叠件中的每个包括栅极介电和栅电极；以及介电壁结构，沿着第二水平方向与栅极堆叠件交错，其中，介电壁结构的每个侧壁包括连续延伸的垂直部段，垂直部段沿着第一水平方向横向延伸并且与沿着第一水平方向布置的顶部电极的对应行的侧壁之中的最近侧壁等距。
[0004]根据本专利技术实施例的另一个方面，提供了一种半导体结构，包括：垂直堆叠件的二维阵列，位于衬底上方，其中，垂直堆叠件的二维阵列中的每个垂直堆叠件从底部到顶部包括底部电极、介电柱和顶部电极；有源层，包括半导体金属氧化物材料并且在垂直堆叠件中的对应垂直堆叠件的侧壁上方延伸；栅极堆叠件，覆盖有源层的对应行，其中，栅极堆叠件中的每个包括沿着第一水平方向布置的栅极介电和栅电极的行；以及介电壁结构，横向围绕栅极堆叠件中的每个并且在栅电极之中的栅电极的每个相邻对的之间提供电隔离，其中，介电壁结构的每个侧壁包括与沿着第一水平方向布置的顶部电极的对应行的侧壁之中的最近侧壁等距的垂直直部段和横向凹入表面部段。
[0005]根据本专利技术实施例的又一个方面，提供了一种形成半导体结构的方法，包括：在衬底上方形成多个垂直堆叠件，其中，垂直堆叠件中的每个从底部到顶部包括底部电极、介电柱和顶部电极；在多个垂直堆叠件上方形成连续的有源层；在连续的有源层上方形成栅极介电层；通过沉积牺牲间隔件材料层和各向异性蚀刻牺牲间隔件材料层而在多个垂直堆叠件周围形成牺牲间隔件，其中，牺牲间隔件材料层的剩余部分包括牺牲间隔件；通过用介电填充材料填充牺牲间隔件的相邻对之间的间隙，而在牺牲间隔件周围形成至少一个介电壁结构；以及用栅电极替代牺牲间隔件。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强
调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]在标有附图标号和字母后缀的附图之中，带有字母后缀“A”的附图是俯视图；带字母后缀“B”的附图是沿着带有相同附图标号和字母后缀“A”的附图内的垂直平面B
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B'的垂直截面视图，带有字母后缀“C”的附图是沿着带有相同附图标号和字母后缀“A”的附图内的垂直平面C
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C'的垂直截面视图，并且带有字母后缀“D”的附图(如果存在)是沿着带有相同附图标号和字母后缀“B”或“C”的附图内的水平平面D
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D'的水平截面视图。带有相同附图标号和不同字母后缀的附图对应于相同的工艺步骤。
[0008]图1是根据本公开的实施例的在形成互补金属氧化物半导体(CMOS)晶体管之后形成在下层级介电材料层中的第一金属互连结构和隔离介电层的第一示例结构的垂直截面图。
[0009]图2A
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图2C是根据本公开的第一实施例在绝缘基质层中形成位线之后的第一示例结构的存储器阵列区域的部分的各种视图。
[0010]图3A
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图3C是根据本公开的第一实施例在形成底部接触通孔结构和底部电极之后的第一示例结构的存储器阵列区域的部分的各种视图。
[0011]图4A
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图4C是根据本公开的第一实施例在形成介电柱材料层、第一蚀刻停止层和绝缘基质层之后的第一示例结构的存储器阵列区域的部分的各种视图。
[0012]图5A
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图5C是根据本公开的第一实施例在绝缘基质层中形成顶部电极之后的第一示例结构的存储器阵列区域的部分的各种视图。
[0013]图6A
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图6C是根据本公开的第一实施例在形成底部电极、介电柱和顶部电极的垂直堆叠件之后的第一示例结构的存储器阵列区域的部分的各种视图。
[0014]图7A
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图7C是根据本公开的第一实施例在形成连续的有源层和栅极介电层之后的第一示例结构的存储器阵列区域的部分的各种视图。
[0015]图8A
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图8C是根据本公开的第一实施例在沉积牺牲间隔件材料层之后的第一示例结构的存储器阵列区域的部分的各种视图。
[0016]图9A
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图9C是根据本公开的第一实施例在形成牺牲间隔件之后的第一示例结构的存储器阵列区域的部分的各种视图。
[0017]图10A
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图10C是根据本公开的第一实施例在形成介电壁结构之后的第一示例结构的存储器阵列区域的部分的各种视图。
[0018]图11A
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图11C是根据本公开的第一实施例在去除牺牲间隔件之后的第一示例结构的存储器阵列区域的部分的各种视图。
[0019]图12A
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图12C是根据本公开的第一实施例在形成栅电极之后的第一示例结构的存储器阵列区域的部分的各种视图。
[0020]图13A
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图13C是根据本公开的第一实施例在形成接触凹槽之后的第一示例结构的存储器阵列区域的部分的各种视图。
[0021]图14A
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图14C是根据本公开的第一实施例在形成接触层级介电层和顶部接触通孔结构之后的第一示例结构的存储器阵列区域的部分的各种视图。
[0022]图15A
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图15C是根据本公开的第一实施例在形成介电壁结构之后的第一示例结构的第一替代配置的存储器阵列区域的部分的各种视图。
[0023]图16A
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图16C是根据本公开的第一实施例在形成接触层级介电层和顶部接触通孔结构之后的第一示例结构的第一替代配置的存储器阵列区域的部分的各种视图。
[0024]图17A
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图17C是根据本公开的第一实施例在形成介电壁结构之后的第一示例结构的第二替代配置的存储器阵列区域的部分的各种视图。
[0025]图18A
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图18C是根据本公开的第一实施例在形成接触层级介电层和顶部接触通孔结构之后的第一示例结构的第二替代配置的存储器阵列区域的部分的各种视图。
[0026]图19A
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图19C是根据本公本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，包括：垂直堆叠件的二维阵列，位于衬底上方，其中，所述垂直堆叠件的二维阵列中的每个垂直堆叠件从底部到顶部包括底部电极、介电柱和顶部电极；有源层，包括半导体金属氧化物材料，在沿着第一水平方向布置的垂直堆叠件的对应行的侧壁上方延伸，并且沿着第二水平方向横向间隔开；栅极堆叠件，覆盖所述有源层中的对应有源层，其中，所述栅极堆叠件中的每个包括栅极介电和栅电极；以及介电壁结构，沿着所述第二水平方向与所述栅极堆叠件交错，其中，所述介电壁结构的每个侧壁包括连续延伸的垂直部段，所述垂直部段沿着所述第一水平方向横向延伸并且与沿着所述第一水平方向布置的顶部电极的对应行的侧壁之中的最近侧壁等距。2.根据权利要求1所述的半导体结构，其中，所述介电壁结构从包括所述栅电极的顶面的第一水平平面至少垂直延伸到包括所述底部电极的底面的第二水平平面。3.根据权利要求1所述的半导体结构，其中，所述介电壁结构的所述侧壁的每个连续延伸的垂直部段包括平行于所述第一水平方向的横向直部段以及彼此相邻且位于横向直部段的对应相邻对之间的横向凹入部段。4.根据权利要求3所述的半导体结构，其中：所述横向凹入部段的对从所述顶部电极的对应最近对的侧壁以均匀的横向偏移距离横向偏移；和所述横向直部段从所述顶部电极的对应最近顶部电极的侧壁以所述均匀的横向偏移距离横向偏移。5.据权利要求1所述的半导体结构，其中：所述顶部电极布置为具有沿着所述第一水平方向的第一节距并且具有沿着所述第二水平方向的第二节距的二维周期阵列；和所述第二节距大于所述第一节距。6.根据权利要求5所述的半导体结构，其中：所述介电壁结构中的每个包括在沿着所述第一水平方向横向延伸的直侧壁部段的对应对之间具有均匀宽度的均匀宽度区域和从包括所述均匀宽度区域的所述直侧壁部段的垂直平面向外横向突出的横向突出区域；和所述第二节距与所述第...

【专利技术属性】
技术研发人员：吴高铭，赖理学，姜慧如，林仲德，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：