控制器和存储系统技术方案

提供能够实现小型化、高速化的控制器和存储系统。控制器具备基于通道位置翻转而与物理层接口电路连接的第1及第2PCIe MAC层电路。控制器具备信号处理电路，该信号处理电路具备第1端子和第2端子，第1端子接受传输第1端口的边带信号的第1辅助信号线的一部分信号，第2端子接受传输第2端口的边带信号的第2辅助信号线的一部分信号。控制器基于通道位置翻转，能够对相对于信号处理电路的第1端子和第2端子的各个端子的、第1辅助信号线的一部分信号的布线和第2辅助信号线的一部分信号的布线进行切换，并且能够在物理层接口电路与第1及第2PCIe MAC层电路之间对第1辅助信号线的其他一部分信号的布线和第2辅助信号线的其他一部分的信号的布线进行切换。号的布线进行切换。号的布线进行切换。

【技术实现步骤摘要】
控制器和存储系统
[0001]本申请享受以日本特许申请2021－152531号(申请日：2021年9月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0002]本专利技术的实施方式涉及控制器和存储系统。

技术介绍

[0003]近年来，作为搭载了如NAND型闪速存储器那样的非易失性存储器的存储系统，进行了固态硬盘驱动器(SSD：Solid State Drive)的开发。伴随着如SSD那样的存储系统所存储的数据容量的增大，搭载于SSD的非易失性存储器的封装数增大。随之，要求存储系统的小型化、高速化。

技术实现思路

[0004]本专利技术要解决的技术课题在于提供能够实现小型化、高速化的控制器以及存储系统。
[0005]实施方式的控制器具备：物理层接口电路，其与遵循PCIe标准的第1端口和第2端口的Dual Port(双端口)对应，所述第1端口包括被分配第1顺序的第1数量的通道，所述第2端口包括被分配第2顺序的第2数量的通道，所述第1数量的通道和所述第2数量的通道经由所述第1顺序的一部分和所述第2顺序的一部分按基于遵循所述PCIe标准的通道位置翻转(Lane Reversal))而进行了调换后的顺序排列的布线连接于物理层接口电路。控制器具备：第1PCIe MAC(Media Access Control，媒体访问控制)层电路和第2PCIe MAC层电路，其与各所述第1端口和所述第2端口对应地设置，基于所述通道位置翻转而与所述物理层接口电路连接。控制器具备：信号处理电路，其具备第1端子和第2端子，所述第1端子接受第1辅助信号线的一部分信号，所述第1辅助信号线不同于与所述第1数量的通道对应的第1信号线、并传输所述第1端口的Sideband(边带)信号，所述第2端子接受第2辅助信号线的一部分信号，所述第2辅助信号线不同于与所述第2数量的通道对应的第2信号线、并传输所述第2端口的Sideband信号。控制器具备：切换电路，其基于所述通道位置翻转，能够对相对于所述信号处理电路的所述第1端子和所述第2端子的各个端子的、所述第1辅助信号线的所述一部分信号的布线和所述第2辅助信号线的所述一部分信号的布线进行切换，并且，能够在所述物理层接口电路与所述第1PCIe MAC层电路以及第2PCIe MAC层电路之间对第1辅助信号线的其他一部分信号的布线和第2辅助信号线的其他一部分信号的布线进行切换。
附图说明
[0006]图1是表示实施方式涉及的储存装置的一个构成例的图。
[0007]图2是表示储存装置的外观的一个例子的立体图。
[0008]图3是表示储存装置的一个例子的剖视图。
[0009]图4是表示在基板的背面安装了控制器的情况下的通道编号的例子的图。
[0010]图5是表示储存装置的控制器的内部构成例的图。
[0011]图6是表示以DualPort(双端口)使用通道位置翻转的例子的图。
[0012]图7是表示以SinglePort(单端口)使用通道位置翻转的例子的图。
[0013]图8是表示变形例涉及的储存装置的控制器的构成例的图。
[0014]标号说明
[0015]1存储系统
[0016]2主机
[0017]10控制器
[0018]12基板
[0019]14连接部(connector，连接器)
[0020]15物理层接口电路
[0021]16A、16BMAC层
[0022]21A主机端口
[0023]21B主机端口
[0024]30储存器
[0025]S1切换电路、第1电路
[0026]S2切换电路、第2电路
[0027]S3切换电路、第3电路
[0028]S4切换电路
具体实施方式
[0029]以下，参照附图对实施方式进行说明。
[0030]图1是表示实施方式涉及的储存装置1的一个构成例的图。在本实施方式中，作为存储系统的储存装置1设想作为SSD(SolidStateDrive)来实现。
[0031]如图1所示，储存装置1具有控制器10、缓冲存储器20以及储存器30(storage)。储存装置1例如能够经由遵循了PCI－Express(TM)(也称为PCIe(TM))标准的接口与主机2相连接。
[0032]储存装置1是企业SSD。储存装置1是具有储存器30和控制器10被安装于印制电路基板12(参照图2)的构成的存储系统的一个例子。储存装置1具有将设置于印制电路基板12的布线作为端子的连接部14(参照图2)，能够作为能安装于主机2内的连接器(也称为卡连接器)的可拆卸SSD发挥功能。
[0033]主机2例如既可以是储存系统、服务器、个人计算机等的信息处理装置、移动电话、数字摄像头、拍摄装置，也可以是平板电脑计算机、智能手机等的便携终端，还可以是游戏设备，又可以是车辆导航系统等的车载终端。
[0034]缓冲存储器20例如为DRAM(DynamicRandomAccessMemory，动态随机访问存储器)。缓冲存储器20作为控制器10的工作存储器发挥功能。缓冲存储器20也可以是SRAM。缓冲存储器20也可以内置于控制器10。
[0035]储存器30例如为NAND型闪速存储器。储存器30包括至少一个半导体存储芯片。储
存器30也可以为其他半导体存储器。在一个例子中为MRAM(Magnetoresistive RAM：磁阻存储器)、FeRAM(Ferroelectric RAM：铁电存储器)、PRAM(Phase Change RAM：相变存储器)、RRAM(Resistic RAM：阻变型非易失存储器)等。
[0036]控制器10是对成为计算机的中枢的CPU(Central Processing Unit，中央处理单元)、保存使CPU动作的固件的存储器、I/O电路这样的功能部进行了统合的芯片部件。控制器10例如作为SoC(System On a Chip，片上系统)来构成。
[0037]控制器10从主机2受理命令(在一个例子中为Write(写)命令、Read(读)命令)。控制器10根据接受到的命令，一边利用缓冲存储器20来作为数据的暂时性的保存区域，一边执行向储存器30写入从主机2传送来的数据的写入处理、从储存器30读出由主机2要求的数据的读出处理。也即是，控制器10基于来自主机2的命令，对储存器30进行控制。
[0038]图2是表示储存装置1的外观的一个例子的立体图，图3是表示储存装置1的一个例子的剖视图。此外，图3表示图2中的A－A截面的一部分。如图2和图3所示，储存装置1具备箱型的框体11。
[0039]另外，储存装置1具备大致矩形形状的印制电路基板(以下简称为基板)12。基板12也可以为单层构造，但也可以为重叠环氧树脂等的合成树脂来形成的多层构造。在各层的表面形成有各种各样的形状的布线图案。例如，也可以形成有配置进行信号的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种控制器，具备：物理层接口电路，其与遵循PCIe标准的第1端口和第2端口的双端口对应，所述第1端口包括被分配第1顺序的第1数量的通道，所述第2端口包括被分配第2顺序的第2数量的通道，所述第1数量的通道和所述第2数量的通道经由按如下顺序排列的布线连接于物理层接口电路，该顺序是所述第1顺序的一部分和所述第2顺序的一部分基于遵循所述PCIe标准的通道位置翻转而进行了调换后的顺序；第1PCIe MAC层电路即第1PCIe媒体访问控制层电路和第2PCIe MAC层电路即第2PCIe媒体访问控制层电路，其与各所述第1端口以及所述第2端口对应地设置，基于所述通道位置翻转而与所述物理层接口电路连接；信号处理电路，其具备第1端子和第2端子，所述第1端子接受第1辅助信号线的一部分信号，所述第1辅助信号线不同于与所述第1数量的通道对应的第1信号线、并传输所述第1端口的边带信号，所述第2端子接受第2辅助信号线的一部分信号，所述第2辅助信号线不同于与所述第2数量的通道对应的第2信号线、并传输所述第2端口的边带信号；以及切换电路，其基于所述通道位置翻转，能够对相对于所述信号处理电路的所述第1端子和所述第2端子的各个端子的、所述第1辅助信号线的所述一部分信号的布线和所述第2辅助信号线的所述一部分信号的布线进行切换，并且，能够在所述物理层接口电路与所述第1PCIe MAC层电路以及所述第2PCIe MAC层电路之间对第1辅助信号线的其他一部分信号的布线和第2辅助信号线的其他一部分信号的布线进行切换。2.根据权利要求1所述的控制器，所述切换电路具备第1电路，所述第1电路在所述第1端口与所述第2端口之间对为了供主机对在与所述PCIe标准对应的通信中使用的总线进行复位而使用的作为所述边带信号的复位信号的中断检测进行切换。3.根据权利要求1或者2所述的控制器，所述切换电路具备：第2电路，其在...

【专利技术属性】
技术研发人员：鹤见浩司，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：