半导体装置及其制造方法制造方法及图纸

本发明专利技术的实施方式提供一种能够增大半导体层内的晶粒的粒径的半导体装置及其制造方法。根据一实施方式，半导体装置具备衬底、及设置在所述衬底上且包含第1晶粒之第1半导体层。所述装置还具备设置在所述第1半导体层的表面的第1膜。所述装置还具备第2半导体层，该第2半导体层设置在所述第1膜的表面，通过所述第1膜内的开口部而设置在所述第1半导体层的表面，包含第2晶粒，且包含在存储单元内；且所述第2晶粒的粒径大于所述开口部内的所述第2半导体层的宽度的最大值。层的宽度的最大值。层的宽度的最大值。

【技术实现步骤摘要】
半导体装置及其制造方法
[0001][相关申请的交叉参考][0002]本申请享有以日本专利申请2021
‑
152533号(申请日：2021年9月17日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。


[0003]本专利技术的实施方式涉及一种半导体装置及其制造方法。

技术介绍

[0004]在制造半导体装置时，有时期望增大半导体层内的晶粒的粒径。该情况下，问题是如何形成这种半导体层。

技术实现思路

[0005]本专利技术要解决的问题在于，提供一种能够增大半导体层内的晶粒的粒径的半导体装置及其制造方法。
[0006]根据一实施方式，半导体装置具备衬底、及设置在所述衬底上且包含第1晶粒的第1半导体层。所述装置还具备设置在所述第1半导体层的表面的第1膜。所述装置还具备第2半导体层，该第2半导体层设置在所述第1膜的表面，且通过所述第1膜内的开口部而设置在所述第1半导体层的表面，包含第2晶粒，且包含在存储单元内；且所述第2晶粒的粒径大于所述开口部内的所述第2半导体层的宽度的最大值。
附图说明
[0007]图1是表示第1实施方式的半导体装置的构造的剖视图。
[0008]图2是表示第1实施方式的半导体装置的构造的放大剖视图。
[0009]图3～图9是表示第1实施方式的半导体装置的制造方法的剖视图。
[0010]图10是表示第1实施方式的半导体装置的构造的剖视图。
[0011]图11是表示第1实施方式的半导体装置的制造方法的剖视图。
[0012]图12是表示第1实施方式的半导体装置的构造的剖视图。
[0013]图13是表示第1实施方式的变化例的半导体装置的制造方法的剖视图。
[0014]图14是表示第1实施方式的变化例的半导体装置的构造的剖视图。
[0015]图15是用来对第1实施方式的晶粒P的粒径D进行说明的剖视图。
[0016]图16是表示第2实施方式的半导体装置的构造的剖视图。
具体实施方式
[0017]以下，参考附图来说明本专利技术的实施方式。图1～图16中，对于相同的构成标注相同的符号，省略重复的说明。
[0018](第1实施方式)
[0019]图1是表示第1实施方式的半导体装置的构造的剖视图。
[0020]本实施方式的半导体装置具备衬底1、层间绝缘膜2、源极层3、层间绝缘膜4、栅极层5、多个绝缘层6、多个电极层7、层间绝缘膜8、多个存储器绝缘膜11、多个通道半导体层12、及多个狭缝绝缘膜13。本实施方式的半导体装置例如为三维存储器。源极层3为第1半导体层的例子，存储器绝缘膜11为第1膜的例子，通道半导体层12为第2半导体层的例子。
[0021]衬底1例如为Si(硅)衬底等半导体衬底。图1中示出与衬底1的表面平行且相互垂直的X方向及Y方向、以及与衬底1的表面垂直的Z方向。本说明书中，将+Z方向作为上方向，将
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Z方向作为下方向。
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Z方向可与重力方向一致，也可与重力方向不一致。Z方向为特定方向的例子。
[0022]层间绝缘膜2、源极层3、层间绝缘膜4及栅极层5依序形成在衬底1上。层间绝缘膜2例如为SiO2膜(氧化硅膜)。源极层3例如包含依序形成在层间绝缘膜2上的金属层3a、下部半导体层3b、中间半导体层3c、及上部半导体层3d，且作为源极线发挥功能。金属层3a例如为W(钨)层。下部半导体层3b、中间半导体层3c、及上部半导体层3d例如为多晶硅层等多晶半导体层。下部半导体层3b、中间半导体层3c及上部半导体层3d也可为包含P(磷)原子或As(砷)原子作为杂质原子的多晶硅层。下部半导体层3b及上部半导体层3d为第1层的例子，中间半导体层3c为第2层的例子。层间绝缘膜4例如为SiO2膜。栅极层5例如为多晶硅层，作为栅极线发挥功能。
[0023]所述多个绝缘层6与所述多个电极层7成为交替地形成在栅极层5上的积层膜F。层间绝缘膜8形成在积层膜F上。各绝缘层6例如为SiO2膜。各电极层7例如为包含W层的金属层，且作为字线或选择线发挥功能。层间绝缘膜8例如为SiO2膜。
[0024]本实施方式的半导体装置具备以贯通层间绝缘膜8、积层膜F、栅极层5、层间绝缘膜4、上部半导体层3d及中间半导体层3c的方式形成的多个柱状部CL。各柱状部CL具有沿Z方向延伸的实心柱状的形状，各柱状部CL的XY截面形状成为圆或接近圆的图形。各柱状部CL包含依序形成在层间绝缘膜8、积层膜F、栅极层5、层间绝缘膜4、上部半导体层3d、中间半导体层3c及下部半导体层3b的表面的存储器绝缘膜11及通道半导体层12。通道半导体层12与中间半导体层3c相接，且通过中间半导体层3c而与源极层3电连接。
[0025]所述多个狭缝绝缘膜13以贯通层间绝缘膜8、积层膜F、栅极层5、层间绝缘膜4、及上部半导体层3d的方式形成。各狭缝绝缘膜13具有沿Y方向及Z方向延伸的实心板状的形状。各狭缝绝缘膜13例如为SiO2膜。
[0026]图2是表示第1实施方式的半导体装置的构造的放大剖视图。图2表示图1中的区域A。
[0027]如图2所示，存储器绝缘膜11包含依序形成在积层膜F等的表面的阻挡绝缘膜11a、电荷蓄积层11b及隧道绝缘膜11c。阻挡绝缘膜11a例如为SiO2膜。电荷蓄积层11b例如为SiN膜(氮化硅膜)等绝缘膜。电荷蓄积层11b也可为多晶硅层等半导体层。隧道绝缘膜11c例如为SiO2膜。通道半导体层12例如为多晶硅层等多晶半导体层。通道半导体层12可为包含B(硼)原子或Ge(锗)原子作为杂质元素的多晶硅层，也可为包含B原子作为杂质元素的多晶硅锗层。
[0028]图2中例示了作为字线发挥功能的2个电极层7。这些电极层7各自与柱状部CL一起形成存储单元MC。各存储单元MC包含电极层7、阻挡绝缘膜11a、电荷蓄积层11b、隧道绝缘膜
11c、及通道半导体层12。本实施方式中，通道半导体层12具有沿Z方向延伸的实心柱状的形状，存储器绝缘膜11具有在通道半导体层12的周围沿Z方向延伸的中空柱状的形状。因此，通道半导体层12的XY截面形状成为圆或接近圆的图形，存储器绝缘膜11的XY截面形状成为圆环或接近圆环的图形。
[0029]图3～图9是表示第1实施方式的半导体装置的制造方法的剖视图。
[0030]首先，在衬底1上，依序形成层间绝缘膜2、金属层3a、下部半导体层3b、下部保护膜21、牺牲层22、上部保护膜23、上部半导体层3d、层间绝缘膜4及栅极层5(图3(a))。下部保护膜21例如为SiO2膜。牺牲层22例如为多晶硅层。上部保护膜23例如为SiO2膜。下部保护膜21、牺牲层22及上部保护膜23由下述更换步骤置换成中间半导体层3c。
[0031]接着，在栅极层5上交替地形成多个绝缘层6及多个牺牲层24，且在这些绝缘层6及牺牲层24上形成层间绝缘膜8(图3(b))。各牺牲层24例如为SiN膜。牺牲层24由下述更本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具备：衬底；第1半导体层，设置在所述衬底上，包含第1晶粒；第1膜，设置在所述第1半导体层的表面；以及第2半导体层，设置在所述第1膜的表面，通过所述第1膜内的开口部而设置在所述第1半导体层的表面，包含第2晶粒，且包含在存储单元内；且所述第2晶粒的粒径大于所述开口部内的所述第2半导体层的宽度的最大值。2.根据权利要求1所述的半导体装置，其中所述第2晶粒的粒径大于所述第1晶粒的粒径。3.根据权利要求1所述的半导体装置，其还具备积层膜，该积层膜设置在所述衬底上，交替地包含多个绝缘层及多个电极层，所述第1膜与所述第2半导体层设置在所述积层膜内，所述第2晶粒的粒径大于所述积层膜内的所述第2半导体层的宽度的最大值。4.根据权利要求3所述的半导体装置，其中所述第1半导体层设置在所述衬底与所述积层膜之间。5.根据权利要求4所述的半导体装置，其中所述第1半导体层包含在源极线内，所述多个电极层包含字线。6.根据权利要求3所述的半导体装置，其中所述第1半导体层设置在所述积层膜内。7.根据权利要求6所述的半导体装置，其中所述衬底作为源极线发挥功能，所述多个电极层包含字线。8.根据权利要求1所述的半导体装置，其中所述第1半导体层为多晶半导体层。9.根据权利要求1所述的半导体装置，其中所述第1半导体层包含Si(硅)、及P(磷)或As(砷)。10.根据权利要求1所述的半导体装置，其中所述第2半导体层为多晶半导体层。11.根据权利要求1所述的半导体装置，其中所述第2半导体层包含Si(硅)、及B(硼)或Ge(锗)。12.根据权利要求1所述的半导体装置，其中所述第2半导体层相对于所述第1半导体层与所述第2半导体层的界面...

【专利技术属性】
技术研发人员：塩田伦也，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：