用于执行测试的半导体器件和半导体系统技术方案

一种半导体器件和一种半导体系统，半导体器件包括当进入测试模式时生成测试写入命令和测试读取命令的测试命令生成电路，以及输入/输出控制电路，该输入/输出控制电路控制存储块，该存储块包括多个存储体，使得基于测试写入命令而对多个存储体同时执行写入操作，以及基于测试读取命令而对多个存储体同时执行读取操作。读取操作。读取操作。

【技术实现步骤摘要】
用于执行测试的半导体器件和半导体系统
[0001]相关申请的交叉引用
[0002]本申请要求于2021年9月17日提交的韩国专利申请第10
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2021
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0124926号的优先权，其整体内容通过引用合并于此。


[0003]本公开的实施方式涉及用于执行测试的半导体器件和半导体系统。

技术介绍

[0004]通常，半导体器件可以执行各种内部操作，包括写入操作或读取操作等。当执行写入操作时，半导体器件可以接收数据并且将数据存储在存储块中，并且可以在执行读取操作时输出存储在存储块中的数据。由于当在半导体器件中执行的内部操作中存在错误时半导体器件的可靠性无法被保证，因此向半导体器件提供用于确定各种内部操作是否被正常执行的测试。

技术实现思路

[0005]根据本专利技术的实施方式，提供了一种半导体器件，其包括：测试命令生成电路，其当进入测试模式时生成测试写入命令和测试读取命令；以及输入/输出控制电路，其控制包括多个存储体(bank)的存储块(memory block)，使得基于测试写入命令而对多个存储体同时执行写入操作以及基于测试读取命令而对多个存储体同时执行读取操作。
[0006]此外，根据本专利技术的另一实施方式，提供了一种半导体系统，其包括：控制器，输出外部控制信号与输入数据并且接收输出数据；以及半导体器件，其在基于外部控制信号而进入的测试模式中对多个存储体同时执行写入操作，以及将通过在测试模式中对多个存储体同时执行读取操作而生成的输出数据施加到控制器。
附图说明
[0007]图1是示出根据本公开的实施方式的半导体系统的配置的框图。
[0008]图2是示出根据本公开的实施方式的半导体器件的配置的框图。
[0009]图3是示出根据本公开的实施方式的存储块和输入/输出控制电路的配置的框图。
[0010]图4是示出根据本公开的实施方式的第一反相控制信号生成电路的电路图。
[0011]图5是示出根据本公开的实施方式的第二反相控制信号生成电路的电路图。
[0012]图6是示出根据本公开的实施方式的输入/输出线感测放大器的配置的框图。
[0013]图7是示出根据本公开的实施方式的输出数据生成电路的电路图。
[0014]图8至图16是示出当根据本公开的实施方式的半导体器件进入第二测试模式时半导体器件的操作的示图。
[0015]图17是示出根据本公开的另一实施方式的半导体器件的配置的框图。
具体实施方式
[0016]在以下实施方式的描述中，当参数被称为“预先确定的”时，旨在意指当参数用在处理或算法中时参数的值是预先确定的。该参数的值可以在处理或算法开始时设置，也可以在处理或算法执行期间设置。
[0017]将理解的是，尽管在此使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区分一个元件与另一个元件，并不旨在暗示元件的顺序或数量。因此，一些实施方式中的第一元件在其他实施方式中可被称为第二元件，不偏离本公开的教导。
[0018]此外，将理解，当一个元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到该另一元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一元件时，不存在中间元件。
[0019]逻辑“高”电平和逻辑“低”电平可用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以区别于具有逻辑“低”电平的信号。例如，当具有第一电压的信号对应具有逻辑“高”电平的信号时，具有第二电压的信号对应具有逻辑“低”电平的信号。在一个实施方式中，逻辑“高”电平的电压电平可以被设置为高于逻辑“低”电平的电压电平。此外，信号的逻辑电平可以根据实施方式被设置为不同或相反。例如，在一个实施方式中具有逻辑“高”电平的某个信号在另一实施方式中可以被设置为具有逻辑“低”电平。
[0020]“逻辑比特位组”可以指信号中包括的比特位的逻辑电平的组合。当信号中包括的各比特位的逻辑电平改变时，信号的逻辑比特位组可以被不同地设置。例如，当信号包括两个比特位并且该信号中包括的两个比特位各自的逻辑电平为逻辑“低”电平和逻辑“低”电平时，可以将该信号的逻辑比特位组设置为第一逻辑比特位组，而当该信号中包括的两个比特位各自的逻辑电平为逻辑“低”电平和逻辑“高”电平时，可以将该信号的逻辑比特位组设置为第二逻辑比特位组。
[0021]下面将参考附图详细描述本公开的各实施方式。然而，此处描述的实施方式仅用于说明目的，并不旨在限制本公开的范围。
[0022]图1是示出根据本公开的实施方式的半导体系统1的配置的框图。如图1所示，半导体系统1可以包括控制器11和半导体器件13。
[0023]控制器11可以包括第一控制引脚11_1和第二控制引脚11_3。半导体器件13可以包括第一器件引脚13_1和第二器件引脚13_3。控制器11可以通过连接在第一控制引脚11_1和第一器件引脚13_1之间的第一传输线12_1将外部控制信号CA传送到半导体器件13。在本实施方式中，外部控制信号CA可以包括命令和地址，但这仅是示例，并且本公开不限于此。第一控制引脚11_1、第一传输线12_1和第一器件引脚13_1的组合可以是一个组，用于传送外部控制信号CA。可以存在基于外部控制信号CA的比特位数目来实现的一个或更多个组。控制器11可以通过连接在第二控制引脚11_3和第二器件引脚13_3之间的第二传输线12_3将输入数据DIN传送到半导体器件13。控制器11可以通过连接在第二控制引脚11_3和第二器件引脚13_3之间的第二传输线12_3接收输出数据DOUT和反相输出数据DOUTB。与第一控制引脚11_1、第一传输线12_1和第一器件引脚13_1的组合类似，第二控制引脚11_3、第二传输线12_3、第二器件引脚13_3的组合的实现可以基于传送的数据的比特位数目而变化。
[0024]半导体器件13可以包括测试模式信号生成电路(TM GEN)111，其基于外部控制信
号CA而生成用于进入第一测试模式的第一测试模式信号TM1(图2)和用于进入第二测试模式的第二测试模式信号TM2(图2)。半导体器件13可以包括测试命令生成电路(TCMD GEN)113，在进入第二测试模式时测试命令生成电路(TCMD GEN)113生成被顺次激活以对多个存储体BK1和BK2(图3)顺次执行写入操作和读取操作的测试写入命令TW_C(图2)和测试读取命令TR_C(图2)。半导体器件13可以包括测试地址生成电路(TADD GEN)115，当在第二测试模式中执行写入操作或读取操作时，测试地址生成电路(TADD GEN)115生成测试存储块地址TMB(图2)、测试行地址TRAD(图2)和测试列地址TCAD(图3)。半导体器件13可以包括当在第二测试模式中执行写入操作时同时向多个存储体BK1和BK2(图3)分别输入从输入数据DIN生成的具有不同相位的写入数据WD1和WD2(图3本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：测试命令生成电路，其：当进入测试模式时，生成测试写入命令和测试读取命令；以及输入/输出控制电路，其控制包括多个存储体的存储块，使得基于所述测试写入命令而对所述多个存储体同时执行写入操作以及基于所述测试读取命令而对所述多个存储体同时执行读取操作。2.根据权利要求1所述的半导体器件，其中，所述输入/输出控制电路包括：第一写入驱动器，其基于所述测试写入命令而从输入数据生成第一写入数据；以及第二写入驱动器，其基于所述测试写入命令而从所述输入数据生成第二写入数据。3.根据权利要求2所述的半导体器件，其中，所述存储块包括第一存储体和第二存储体，以及其中，所述输入/输出控制电路将所述第一写入数据施加到所述第一存储体并且将所述第二写入数据施加到所述第二存储体。4.根据权利要求2所述的半导体器件，其中，所述输入/输出控制电路生成所述第一写入数据和所述第二写入数据，所述第一写入数据被设置为与所述第二写入数据的相位相比而不同的相位。5.根据权利要求2所述的半导体器件，其中，所述输入/输出控制电路还包括：第一反相控制信号生成电路，其生成第一反相控制信号，在所述测试模式中所述第一反相控制信号被去激活；以及第二反相控制信号生成电路，其生成第二反相控制信号，在所述测试模式中所述第二反相控制信号被激活。6.根据权利要求5所述的半导体器件，其中，基于所述第一反相控制信号，所述第一写入驱动器缓冲所述输入数据以生成所述第一写入数据，以及其中，基于所述第二反相控制信号，所述第二写入驱动器缓冲所述输入数据以生成所述第二写入数据。7.根据权利要求5所述的半导体器件，其中，基于第一测试模式信号，所述第一反相控制信号生成电路缓冲或反相缓冲测试存储块地址以生成所述第一反相控制信号。8.根据权利要求5所述的半导体器件，其中，基于第一测试模式信号和第二测试模式信号，所述第二反相控制信号生成电路缓冲或反相缓冲测试存储块地址以生成所述第二反相控制信号。9.根据权利要求1所述的半导体器件，其中，所述输入/输出控制电路包括输入/输出线感测放大器，所述输入/输出线感测放大器基于所述测试读取命令感测并放大第一读取数据和第二读取数据以生成输出数据。10.根据权利要求9所述的半导体器件，其中，所述存储块包括第一存储体和第二存储体，以及其中，所述输入/输出线感测放大器接收从所述第一存储体输出的所述第一读取数据并且接收从所述第二存储体输出的所述第二读取数据。11.根据权利要求9所述的半导体器件，其中，所述输入/输出线感测放大器包括：输入/输出选通脉冲生成电路，其基于所述测试读取命令而生成输入/输出选通脉冲；
以及输出数据生成电路，其：基于所述输入/输出选通脉...

【专利技术属性】
技术研发人员：李承祐，韩东熙，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：