3D堆叠的半导体器件、3D存储器及其制备方法、电子设备技术

3D堆叠的半导体器件、3D存储器及其制备方法、电子设备，所述3D存储器包括：多层沿垂直于衬底的方向堆叠的存储单元，字线，其中，所述字线沿着垂直于所述衬底的方向延伸且贯穿不同层的所述存储单元；所述存储单元包括：晶体管，所述晶体管包括第一电极、第二电极、沿垂直于所述衬底的方向延伸的栅电极，环绕所述栅电极且与所述栅电极相绝缘的半导体层；其中，所述第一电极和所述第二电极之间的沟道为水平沟道；至少部分相邻层的所述存储单元的所述晶体管的半导体层在垂直于所述衬底的方向上间隔设置；本实施例提供的方案，层间无半导体层，可以减轻或去除层间的寄生电容，增强器件稳定性。性。性。

【技术实现步骤摘要】
3D堆叠的半导体器件、3D存储器及其制备方法、电子设备


[0001]本公开实施例涉及但不限于半导体技术，尤指一种3D堆叠的半导体器件、3D存储器及其制备方法、电子设备。

技术介绍

[0002]随着动态随机存取存储器(Dynamic Random Acess Memory，DRAM)技术步入10纳米(nm)节点，平面的1T1C结构已经趋于极限，为了获取更高的存储电容，更低漏电，更高集成度，DRAM存储器逐渐向三维(3D)立体结构发展，然而随着3D立体结构的发展会遇到各种各样的问题，随着堆叠层数增加，阵列越大越紧密，不同层间的寄生金属氧化物半导体(Metal Oxide Semiconductor，MOS)电容的存在对电容存储电荷的保持力以及器件整体的稳定性产生很大影响。所以在3D DRAM器件的研发中，在攻克复杂工艺结构的同时，需要充分考虑一些寄生电容的优化甚至消除。

技术实现思路

[0003]以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
[0004]本公开实施例提供了一种3D堆叠的半导体器件、3D存储器及其制备方法、电子设备，可以减少寄生电容，提升器件性能。
[0005]本公开实施例提供一种3D存储器，包括：多层沿垂直于衬底的方向堆叠的存储单元，字线，其中，所述字线沿着垂直于所述衬底的方向延伸且贯穿不同层的所述存储单元；
[0006]所述存储单元包括：晶体管，所述晶体管包括第一电极、第二电极、沿垂直于所述衬底的方向延伸的栅电极，环绕所述栅电极且与所述栅电极相绝缘的半导体层，所述半导体层在所述栅电极的侧壁上延伸形成沿着垂直于所述衬底方向延伸的环形的半导体层；其中，所述第一电极和所述第二电极之间的沟道为水平沟道；至少部分相邻层的所述存储单元的所述晶体管的半导体层在垂直于所述衬底的方向上间隔设置。
[0007]在一些实施例中，所述间隔设置的所述半导体层之间露出绝缘层，所述绝缘层为位于所述栅电极和所述半导体层之间的栅极绝缘层。
[0008]在一些实施例中，不同层的晶体管的所述栅电极为所述字线的一部分。
[0009]在一些实施例中，沿垂直于所述衬底的方向，所述栅电极包括两个端部和位于所述两个端部之间的中间部，在平行于所述衬底的平面上，所述两个端部的正投影位于所述中间部的正投影内，所述半导体层至少环绕所述栅电极的所述中间部分布。
[0010]在一些实施例中，沿垂直于所述衬底的方向，所述栅电极的截面形状包括哑铃形。
[0011]在一些实施例中，同层的所述存储单元形成分别沿第一方向和第二方向分布的阵列，每层所述存储单元还包括：位线，所述位线与同层且相邻的两列的晶体管的所述第二电极连接。
[0012]在一些实施例中，所述存储单元还包括：电容，所述电容包括第一极板和第二极
板，所述第一极板与所述第一电极连接，不同层的相同列的电容的所述第二极板连接为一体式结构。
[0013]在一些实施例中，所述第一极板与所述第一电极为一体式结构。
[0014]本公开实施例提供一种3D存储器的制备方法，所述3D存储器包括多层沿垂直于衬底的方向堆叠的存储单元、字线；所述存储单元包括：晶体管和电容，所述晶体管包括第一电极、第二电极、沿垂直于所述衬底的方向延伸的栅电极、环绕所述栅电极且与所述栅电极相绝缘的半导体层，所述电容包括第一极板和第二极板；所述3D存储器的制备方法包括：
[0015]提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构；所述堆叠结构包括交替设置的绝缘层和导电层的堆叠，所述导电层包括预设电极图形；
[0016]刻蚀所述堆叠结构以形成在垂直于所述衬底的方向上贯穿所述堆叠结构的导电层的通孔，所述通孔的侧壁露出每个所述导电层，朝远离所述通孔的方向刻蚀所述导电层，使得在平行于所述衬底的平面上，位于所述绝缘层的所述通孔的正投影落入位于所述导电层的所述通孔的正投影内，且所述通孔使得所述预设电极图形形成至少一对彼此分离的第一电极和第二电极；
[0017]在所述通孔的侧壁依次沉积半导体薄膜和栅绝缘薄膜，形成多层所述晶体管的半导体层和栅极绝缘层，所述半导体层与所述第一电极和第二电极接触，同一个晶体管中所述第一电极和所述第二电极之间的沟道为水平沟道；
[0018]在所述通孔内沉积填充所述通孔的牺牲层薄膜形成牺牲层，所述牺牲层薄膜为导电薄膜；
[0019]刻蚀所述通孔内的部分牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层；刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层；
[0020]在所述通孔内沉积栅电极薄膜，所述栅电极薄膜填充所述通孔形成所述字线，不同层的所述晶体管的所述栅电极为所述字线的一部分。
[0021]在一些实施例中，所述刻蚀所述通孔内的部分牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层，刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层包括：
[0022]通过干法刻蚀所述通孔内的所述牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层；
[0023]通过湿法刻蚀对位于所述导电层的通孔内的所述牺牲层进行刻蚀以减薄所述牺牲层；
[0024]通过干法刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层。
[0025]在一些实施例中，所述刻蚀所述通孔内的部分牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层，刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层包括：
[0026]通过干法刻蚀所述通孔内的所述牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层；
[0027]通过湿法刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层，其中，所述湿法刻蚀的对所述半导体层和栅极绝缘层，与所述牺牲层之间的刻蚀选择比大于预设值。
[0028]在一些实施例中，所述刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层之后，在所述通孔内沉积栅电极薄膜之前，还包括：
[0029]在所述通孔内沉积栅绝缘薄膜形成第三绝缘层；
[0030]刻蚀去除覆盖在所述牺牲层朝向所述通孔一侧的所述第三绝缘层。本公开实施例提供一种3D堆叠的半导体器件，包括：
[0031]多个晶体管，分布于不同层沿着垂直衬底方向堆叠且周期性分布；
[0032]字线，贯穿所述不同层沿着垂直衬底方向延伸；
[0033]所述晶体管包括栅电极、环绕所述栅电极侧壁的半导体层，设置在所述栅电极的侧壁和所述半导体层之间的栅极绝缘层；所述栅电极沿着垂直衬底的方向延伸；
[0034]每个所述晶体管的所述栅电极为所述字线的一部分，所述多个晶体管的多个半导体层本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种3D存储器，其特征在于，包括：多层沿垂直于衬底的方向堆叠的存储单元，字线，其中，所述字线沿着垂直于所述衬底的方向延伸且贯穿不同层的所述存储单元；所述存储单元包括：晶体管，所述晶体管包括第一电极、第二电极、沿垂直于所述衬底的方向延伸的栅电极，环绕所述栅电极且与所述栅电极相绝缘的半导体层，所述半导体层在所述栅电极的侧壁上延伸形成沿着垂直于所述衬底方向延伸的环形的半导体层；其中，所述第一电极和所述第二电极之间的沟道为水平沟道；至少部分相邻层的所述存储单元的所述晶体管的半导体层在垂直于所述衬底的方向上间隔设置。2.根据权利要求1所述的3D存储器，其特征在于，所述间隔设置的所述半导体层之间露出绝缘层，所述绝缘层为位于所述栅电极和所述半导体层之间的栅极绝缘层。3.根据权利要求1所述的3D存储器，其特征在于，不同层的晶体管的所述栅电极为所述字线的一部分。4.根据权利要求1所述的3D存储器，其特征在于，沿垂直于所述衬底的方向，所述栅电极包括两个端部和位于所述两个端部之间的中间部，在平行于所述衬底的平面上，所述两个端部的正投影位于所述中间部的正投影内，所述半导体层至少环绕所述栅电极的所述中间部分布。5.根据权利要求1所述的3D存储器，其特征在于，沿垂直于所述衬底的方向，所述栅电极的截面形状包括哑铃形。6.根据权利要求1至5任一所述的3D存储器，其特征在于，同层的所述存储单元形成分别沿第一方向和第二方向分布的阵列，每层所述存储单元还包括：位线，所述位线与同层且相邻的两列的晶体管的所述第二电极连接。7.根据权利要求6所述的3D存储器，其特征在于，所述存储单元还包括：电容，所述电容包括第一极板和第二极板，所述第一极板与所述第一电极连接，不同层的相同列的所述电容的所述第二极板连接为一体式结构。8.根据权利要求7所述的3D存储器，其特征在于，所述第一极板与所述第一电极为一体式结构。9.一种3D存储器的制备方法，其特征在于，所述3D存储器包括多层沿垂直于衬底的方向堆叠的存储单元、字线；所述存储单元包括：晶体管和电容，所述晶体管包括第一电极、第二电极、沿垂直于所述衬底的方向延伸的栅电极、环绕所述栅电极且与所述栅电极相绝缘的半导体层，所述电容包括第一极板和第二极板；所述3D存储器的制备方法包括：提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构；所述堆叠结构包括交替设置的绝缘层和导电层的堆叠，所述导电层包括预设电极图形；刻蚀所述堆叠结构以形成在垂直于所述衬底的方向上贯穿所述堆叠结构的导电层的通孔，所述通孔的侧壁露出每个所述导电层，朝远离所述通孔的方向刻蚀所述导电层，使得在平行于所述衬底的平面上，位于所述绝缘层的所述通孔的正投影落入位于所述导电层的所述通孔的正投影内，且所述通孔使得所述预设电极图形形成至少一对彼此分离的第一电极和第二电极；在所述通孔的侧壁依次沉积半导体薄膜和栅绝缘薄膜，形成多层所述晶体管的半导体层和栅极绝缘层，所述半导体层与所述第一电极和第二电极接触，同一个晶体管中所述第
一电极和所述第二电极之间的沟道为水平沟道；在所述通孔内沉积填充所述通孔的牺牲层薄膜形成牺牲层，所述牺牲层薄膜为导电薄膜；刻蚀所述通孔内的部分牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层；刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层；在所述通孔内沉积栅电极薄膜，所述栅电极薄膜填充所述通孔形成所述字线，不同层的所述晶体管的所述栅电极为所述字线的一部分。10.根据权利要求9所述的3D存储器的制备方法，其特征在于，所述刻蚀所述通孔内的部分牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层，刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层包括：通过干法刻蚀所述通孔内的所述牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层；通过湿法刻蚀对位于所述导电层的通孔内的所述牺牲层进行刻蚀以减薄所述牺牲层；通过干法刻蚀去...

【专利技术属性】
技术研发人员：桂文华，戴瑾，王祥升，王桂磊，毛淑娟，艾学正，
申请(专利权)人：北京超弦存储器研究院，
类型：发明
国别省市：