叠层片式共模电感及其制作方法技术

本发明专利技术公开了一种叠层片式共模电感及其制作方法，该共模电感包括：非磁性层基材，设于所述非磁性基材内的内部导体线圈和引出电极，分别设于所述非磁性层基材上、下表面的第一磁性层和第二磁性层，以及外部端电极；所述引出电极与所述内部导体线圈相连，同时连接至外部端电极，形成导通回路；其中，所述内部导体线圈的同一层线圈，最外圈线的横截面尺寸比内圈线的横截面尺寸至少大13％。的横截面尺寸至少大13％。的横截面尺寸至少大13％。

【技术实现步骤摘要】
叠层片式共模电感及其制作方法


[0001]本专利技术涉及电子元器件
，具体涉及叠层片式共模电感及其制作方法。

技术介绍

[0002]共模电感作为一种新型的组合器件，广泛地应用在电子设备中，抑制电网噪声，从而提高产品的抗干扰能力以及可靠性。其常见的故障之一就是产品开路。对于电感元件来说，控制导体线圈电阻的截面积大小，影响产品在直流或者低频下的Rdc(直流电阻)，是有效减少电感产品开路的重要方法之一。
[0003]共模电感元器件的结构组成主要包括：内部螺旋导体线圈，引出电极，外部端电极以及非磁性层基材。内部线圈通过引出电极与外部端电极连接，形成回路导通。在烧结制成过程中，磁体内外环境存在温差易导致内部导体线圈出现扭曲变形，严重时出现电极熔断，开路失效。

技术实现思路

[0004]本专利技术的主要目的在于提出一种叠层片式共模电感及其制作方法，解决现有技术存在的烧结过程内部导体线圈易开路的技术问题。
[0005]为达上述目的，本专利技术的一方面提出如下技术方案：
[0006]一种叠层片式共模电感，包括：非磁性层基材，设于所述非磁性基材内的内部导体线圈和引出电极，分别设于所述非磁性层基材上、下表面的第一磁性层和第二磁性层，以及外部端电极；所述引出电极与所述内部导体线圈相连，同时连接至外部端电极，形成导通回路；其中，所述内部导体线圈的同一层线圈，最外圈线的横截面尺寸比内圈线的横截面尺寸至少大13％。
[0007]进一步地，所述内部导体线圈是叠层片式共模电感公制0806尺寸及以下的线圈。
[0008]进一步地，所述内部导体线圈为多层线圈结构，其中最上层线圈的最外圈线的横截面尺寸比内圈线的横截面尺寸至少大13％，同时最下层线圈的最外圈线的横截面尺寸比内圈线的横截面尺寸至少大13％。
[0009]进一步地，所述内部导体线圈为多层线圈结构，其中奇数层线圈串联形成第一组线圈，偶数层线圈串联形成第二组线圈，所述第一组线圈和所述第二组线圈之间等效并联。
[0010]进一步地，所述奇数层线圈和所述偶数层线圈均分别通过内部导电柱上下串联起来，以分别形成所述第一组线圈和所述第二组线圈。
[0011]本专利技术另一方面提出一种叠层片式共模电感的制作方法，包括：提供磁性层基板；提供非磁性层生带，并在非磁性层生带上制作内电极线圈和引出电极；其中，所述内电极线圈的最外圈线的横截面尺寸比内圈线的横截面尺寸至少大13％；按照第一磁性层基板、若干层非磁性层生带、第二磁性层基板的顺序叠层，然后经过温水压、切割得到初步成型的电感基体；对所述电感基体进行脱胶和烧结后制备端电极。
[0012]进一步地，叠层时采用多层所述非磁性层生带，其中最上层非磁性层生带上的内
电极线圈的最外圈线横截面尺寸比内圈线横截面尺寸至少大13％，同时最下层非磁性层生带上的内电极线圈的最外圈线横截面尺寸比内圈线横截面尺寸至少大13％。
[0013]进一步地，叠层时采用多层所述非磁性层生带，其中奇数层的内电极线圈串联形成第一组线圈，偶数层的内电极线圈串联形成第二组线圈，所述第一组线圈和所述第二组线圈之间等效并联。
[0014]进一步地，奇数层的内电极线圈和偶数层的内电极线圈均分别通过内部导电柱上下串联起来，以分别形成所述第一组线圈和所述第二组线圈。
[0015]进一步地，所述非磁性层生带上制作的内电极线圈是叠层片式共模电感公制0806尺寸及以下的线圈。
[0016]本专利技术的有益效果在于：在叠层片式共模电感制作工艺中，完成叠层后进行烧结时，电感基体内外环境温度温差越大，越靠近非磁性层基材边缘的导体线圈，越容易受到更大的热应力，发生明显的扭曲变形，严重时出现电极熔断，导致开路失效。基于此，本专利技术前述技术方案提出了对内部导体线圈的改进设计，将线圈的最外圈线的横截面尺寸加大处理，并且比内圈线的横截面尺寸至少大13％，缓解烧结过程中的热应力，减少内部导体线圈整体的Rdc，在保证内部导通且不短接的前提下，降低电感产品在使用过程中的开路失效风险；同时，有效缓解在制成流程出现电极烧融情况，降低产品的直流电阻，减少在应用端出现局部电流过大造成开路失效风险，提高产品可靠性。
附图说明
[0017]为了使本专利技术技术方案更容易被理解，在阅读本专利技术说明书时可同时参考附图及其详细文字说明。
[0018]图1是本专利技术实施例叠层片式共模电感的结构示意图。
[0019]图2是本专利技术实施例一层内电极线圈的示意图。
[0020]图3是本专利技术实施例一叠层片式共模电感内部所具有的四层内电极线圈示意图。
[0021]图4是本专利技术实施例与现有的叠层片式共模电感的开路失效不良率对比图。
具体实施方式
[0022]下面结合附图和具体的实施方式、实施例对本专利技术作进一步说明。提供实施例的目的仅在于示意，而非予以任何限制。另外，针对本专利技术技术方案的叙述中所采用的“上”、“下”、“左”、“右”等空间方位词，是便于描述产品构成部件之间的相对位置关系，并不代表产品仅有图中展示的摆向，在实际使用过程中，随着产品摆向的不同(例如旋转90度或其它方位)，用以描述其摆向的空间相关叙述亦应通过类似的方式予以解释。
[0023]此外，“第一”、“第二”等用词，仅用于区分部件，应理解的是该些部件不应被这类用词所限制，其本身并不意味该些元件具有前述的序数；也不代表某一部件与另一部件的排列顺序、或是制造方法上的顺序。
[0024]图1是本专利技术实施例一种叠层片式共模电感的结构示意图。请参考图1，该电感包括非磁性层基材10，设于非磁性基材10内的内部导体线圈20和引出电极30，分别设于非磁性层基材10上、下表面的第一磁性层11和第二磁性层12，以及外部端电极40。其中，引出电极与内部导体线圈相连，同时连接至外部端电极；其中，内部导体线圈的同一层线圈，其最
外圈线的横截面尺寸比内圈线的横截面尺寸至少大13％。在一些实施例中，最终的共模电感成品，其内部导体线圈的同一层上最外圈线的横截面尺寸比内圈线的横截面尺寸至少大13％。所述横截面尺寸例如是指线宽，在一些实施例中，同一层线圈的最外圈线宽比内圈线宽至少大13％。应当理解的是，横截面尺寸也可以是横截面积，本领域技术人员根据本专利技术的构思所做出的通过设置最外圈线横截面比内圈线横截面大(增大最外圈线宽和/或线厚)来解决外圈在烧结过程中受热应力扭曲变形问题的变通方案，皆应属于本专利技术的范畴。本专利技术实施例的内部导体线圈优选地是叠层片式共模电感公制0806尺寸及以下的线圈，线圈的形状例如可以是螺旋状的线圈。
[0025]在本专利技术一优选实施例中，对于内部导体线圈20的同一层线圈而言，其最外圈线宽要比内圈线宽至少大13％。应当理解的是，根据具体的产品参数要求，线宽的差距可以作调整，并且保证内外层线圈之间不产生短路。如图2所示，图2即为一层内电极线圈的示意图，其中最外圈的线宽为L2，内圈的线宽为L1，满足L2
‑
L1≥L1
×
13％。应当理解本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种叠层片式共模电感，其特征在于，包括：非磁性层基材(10)，设于所述非磁性基材内的内部导体线圈(20)和引出电极，分别设于所述非磁性层基材上、下表面的第一磁性层(11)和第二磁性层(12)，以及外部端电极；所述引出电极与所述内部导体线圈相连，同时连接至外部端电极，形成导通回路；其中，所述内部导体线圈的同一层线圈，最外圈线的横截面尺寸比内圈线的横截面尺寸至少大13％。2.如权利要求1所述的叠层片式共模电感，其特征在于，所述内部导体线圈是叠层片式共模电感公制0806尺寸及以下的线圈。3.如权利要求1所述的叠层片式共模电感，其特征在于，所述内部导体线圈为多层线圈结构，其中最上层线圈的最外圈线的横截面尺寸比内圈线的横截面尺寸至少大13％，同时最下层线圈的最外圈线的横截面尺寸比内圈线的横截面尺寸至少大13％。4.如权利要求1所述的叠层片式共模电感，其特征在于，所述内部导体线圈为多层线圈结构，其中奇数层线圈串联形成第一组线圈，偶数层线圈串联形成第二组线圈，所述第一组线圈和所述第二组线圈之间等效并联。5.如权利要求4所述的叠层片式共模电感，其特征在于，所述奇数层线圈和所述偶数层线圈均分别通过内部导电柱上下串联起来，以分别形成所述第一组线圈和所述第二组线圈。6.一种叠层片式共模电感的制作方法，其特征在于，包括：提供磁...

【专利技术属性】
技术研发人员：洪文，姚斌，林花玲，孔宇豪，
申请(专利权)人：深圳顺络电子股份有限公司，
类型：发明
国别省市：