本发明专利技术公开了一种薄膜晶体管，包括底栅极、半导体层、顶栅极、第一辅助导电图案、源极及漏极。半导体层包括第一半导体区、第二半导体区、第一重掺杂区、第二重掺杂区、第三重掺杂区、第一浅掺杂区、第二浅掺杂区及第三浅掺杂区。第一重掺杂区位于第一半导体区与第二半导体区之间。第一重掺杂区及第二重掺杂区分别位于第一半导体区的两侧。第一重掺杂区及第三重掺杂区分别位于第二半导体区的两侧。第一浅掺杂区位于第一重掺杂区与第一半导体区之间。第二浅掺杂区位于第一半导体区与第二重掺杂区之间。第三浅掺杂区位于第二半导体区与第一重掺杂区之间。第二半导体区的两端分别直接地连接第三重掺杂区及第三浅掺杂区。顶栅极电性连接至底栅极。源极及漏极分别电性连接至半导体层的第三重掺杂区及第二重掺杂区。层的第三重掺杂区及第二重掺杂区。层的第三重掺杂区及第二重掺杂区。
【技术实现步骤摘要】
薄膜晶体管
[0001]本专利技术是有关于一种薄膜晶体管。
技术介绍
[0002]一般而言，平面显示器是利用薄膜晶体管来控制各像素的运作，因此薄膜晶体管的良莠会直接影响显示器的品质。随着平面显示器的解析度不断提升，薄膜晶体管的尺寸也须随之缩小。然而，当薄膜晶体管的尺寸缩小时，尺寸较小的薄膜晶体管不易具有理想的电性。因此，如何搭配新的设计，以提升薄膜晶体管的电性实为研发者的一大课题。
技术实现思路
[0003]本专利技术提供一种薄膜晶体管，电性佳。
[0004]本专利技术的薄膜晶体管包括底栅极、缓冲层、半导体层、栅绝缘层、顶栅极、第一辅助导电图案、源极及漏极。缓冲层设置于底栅极上。半导体层设置于缓冲层上。半导体层包括第一半导体区、第二半导体区、第一重掺杂区、第二重掺杂区、第三重掺杂区、第一浅掺杂区、第二浅掺杂区及第三浅掺杂区。第一重掺杂区位于第一半导体区与第二半导体区之间。第一重掺杂区及第二重掺杂区分别位于第一半导体区的两侧。第一重掺杂区及第三重掺杂区分别位于第二半导体区的两侧。第一浅掺杂区位于第一重掺杂区与第一半导体区之间。第二浅掺杂区位于第一半导体区与第二重掺杂区之间。第三浅掺杂区位于第二半导体区与第一重掺杂区之间。第二半导体区的两端分别直接地连接第三重掺杂区及第三浅掺杂区。栅绝缘层设置于半导体层上。顶栅极及第一辅助导电图案，设置于栅绝缘层上，且分别重叠于半导体层的第一半导体区及第二半导体区，其中顶栅极电性连接至底栅极。源极及漏极分别电性连接至半导体层的第三重掺杂区及第二重掺杂区。
附图说明
[0005]图1A至图1F为本专利技术第一实施例的薄膜晶体管的制造流程的剖面示意图。
[0006]图2为本专利技术第一实施例的薄膜晶体管的俯视示意图。
[0007]图3为本专利技术第二实施例的薄膜晶体管的剖面示意图。
[0008]图4为本专利技术第二实施例的薄膜晶体管的俯视示意图。
[0009]其中，附图标记：
[0010]100、100A:薄膜晶体管
[0011]110:底栅极
[0012]120:缓冲层
[0013]130、130
’
、130”:半导体层
[0014]131、132、133、134、135、136、137、138
‑
1、138
‑
2、138
‑
3、138
‑
4:部分
[0015]131a:第一半导体区
[0016]132a:第一浅掺杂区
[0017]133a:第二浅掺杂区
[0018]134a:第二半导体区
[0019]134a1、134a2、136a1、136a2:端
[0020]135a:第三浅掺杂区
[0021]136a:第三半导体区
[0022]137a:第四浅掺杂区
[0023]138a:第一重掺杂区
[0024]138b:第二重掺杂区
[0025]138c:第三重掺杂区
[0026]138d:第四重掺杂区
[0027]140:栅绝缘层
[0028]151:顶栅极
[0029]152:第一辅助导电图案
[0030]152e1、152e2、153e1、153e2:边缘
[0031]153:第二辅助导电图案
[0032]161:第一光阻结构
[0033]161
’
:第一光阻图案
[0034]162:第二光阻结构
[0035]162a、163a:第一部
[0036]162b、163b:第二部
[0037]162
’
:第二光阻图案
[0038]163:第三光阻结构
[0039]163
’
:第三光阻图案
[0040]171:源极
[0041]172:漏极
[0042]A
‑
A
’
、B
‑
B
’
:剖线
[0043]H161、H161
’
、H162a、H162b、H162
’
、H163a、H163b、H163
’
:厚度
[0044]i1、i2、i3、i4:交界
[0045]MT:主要晶体管
[0046]ST1:第一子晶体管
[0047]ST2:第二子晶体管
[0048]W1:第一宽度
[0049]W2:第二宽度
[0050]W3:第三宽度
[0051]y:方向
具体实施方式
[0052]现将详细地参考本专利技术的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。
[0053]应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可以是二元件间存在其它元件。
[0054]本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或
±
30％、
±
20％、
±
10％、
±
5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
[0055]除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本专利技术所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本专利技术的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
[0056]图1A至图1F为本专利技术第一实施例的薄膜晶体管的制造流程的剖面示意图。
[0057]请参照图1A，首先，在基板(未绘示)上形成底栅极110。在本实施例中，底栅极110的材料可遮光。举例而言，在本实施例中，底栅极110的材料可为金属。然而，本专利技术不限于此，根据其他实施例，底栅极110的材料也可以是其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。
[0058]请参照图1A，接着，在基板(未绘示)上形成缓冲层120，以覆盖底栅极110。在本实施例中，缓冲层120的材料可为无机材料(例如：氧化硅、本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种薄膜晶体管，其特征在于，包括：一底栅极；一缓冲层，设置于该底栅极上；一半导体层，设置于该缓冲层上，其中该半导体层包括：一第一半导体区及一第二半导体区；一第一重掺杂区、一第二重掺杂区及一第三重掺杂区，其中该第一重掺杂区位于该第一半导体区与该第二半导体区之间，该第一重掺杂区及该第二重掺杂区分别位于该第一半导体区的两侧，且该第一重掺杂区及该第三重掺杂区分别位于该第二半导体区的两侧；以及一第一浅掺杂区、一第二浅掺杂区及一第三浅掺杂区，其中该第一浅掺杂区位于该第一重掺杂区与该第一半导体区之间，该第二浅掺杂区位于该第一半导体区与该第二重掺杂区之间，该第三浅掺杂区位于该第二半导体区与该第一重掺杂区之间，且该第二半导体区的两端分别直接地连接该第三重掺杂区及该第三浅掺杂区；一栅绝缘层，设置于该半导体层上；一顶栅极及一第一辅助导电图案，设置于该栅绝缘层上，且分别重叠于该半导体层的该第一半导体区及该第二半导体区，其中该顶栅极电性连接至该底栅极；以及一源极及一漏极，分别电性连接至该半导体层的该第三重掺杂区及该第二重掺杂区。2.如权利要求1所述的薄膜晶体管，其特征在于，该第二半导体区与该第三浅掺杂区的一交界和该第二半导体区与该第三重掺杂区的一交界分别与该第一辅助导电图案的相对两边缘实质上切齐。3.如权利要求1所述的薄膜晶体管，其特征在于，该第一辅助导电图案系浮置。4.如权利要...
【专利技术属性】
技术研发人员：吕思慧，李长纮，黄国有，陈茂松，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：
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