半导体元件及其制造方法技术

本公开提供一种半导体元件，包括：基底；源极区与漏极区位于所述基底中；栅极结构，位于所述源极区与所述漏极区之间的所述基底中；绝缘层，位于栅极结构与所述漏极区之间；多个场板，位于所述绝缘层上，其中最接近所述栅极结构的所述场板与所述源极区电性连接；第一阱区，位于所述基底中；本体接触区，位于所述第一阱区中，其中所述本体接触区与所述源极区以及最接近所述栅极结构的所述场板电性连接；以及第一掺杂漂移区，位于所述基底中，其中所述栅极结构位于所述第一阱区与所述第一掺杂漂移区之间，且所述漏极区位于所述第一掺杂漂移区内。内。内。

【技术实现步骤摘要】
半导体元件及其制造方法


[0001]本公开实施例是有关于一种半导体元件及其制造方法。

技术介绍

[0002]高电压(high
‑
voltage，HV)晶体管(例如金属氧化物半导体场效应晶体管(metal
‑
oxide
‑
semiconductor field
‑
effect transistor，MOSFET))可充当高电压切换调节器及功率管理集成电路(integrated circuit，IC)中的高电压开关。为了处理所述及其他高电压应用中所涉及的高电压，期望使高电压晶体管具有高击穿电压(breakdown voltage)及低导通电阻(on
‑
resistance)。
[0003]公开内容
[0004]本公开实施例提出各种半导体元件，可以减少栅极漏极电容(Cgd)，降低开关功率损耗，且可使得元件具有高击穿电压与低导通电阻。
[0005]在本公开的一实施例中，一种半导体元件，包括：基底；源极区与漏极区位于所述基底中；栅极结构，位于所述极区与所述漏极区之间的所述基底中；绝缘层，位于栅极结构与所述漏极区之间；多个场板，位于所述绝缘层上，其中最接近所述栅极结构的所述场板与所述源极区电性连接；第一阱区，位于所述基底中；本体接触区，位于所述第一阱区中，其中所述本体接触区与所述源极区以及最接近所述栅极结构的所述场板电性连接；以及第一掺杂漂移区，位于所述基底中，其中所述栅极结构位于所述第一阱区与所述第一掺杂漂移区之间，且所述漏极区位于所述第一掺杂漂移区内。
[0006]在本公开的一实施例中，一种半导体元件的制造方法，包括：形成栅极结构于所述基底上，所述栅极结构包括栅极介电层以及在所述栅极介电层上的栅极导体层；形成源极区与漏极区于所述基底中，其中所述栅极结构介于所述源极区与所述漏极区之间；形成绝缘层于栅极结构与所述漏极区之间；形成多个场板于所述绝缘层上，其中最接近所述栅极结构的所述场板与所述源极区电性连接；于所述基底中形成第一阱区；于所述第一阱区中形成本体接触区，其中所述源极区位于所述本体接触区；以及于所述本体区中形成本体接触区，所述本体接触区与所述源极区以及最接近所述栅极结构的所述场板电性连接。
附图说明
[0007]图1A至图1G是示出根据本公开实施例的半导体元件的示例性制造流程的剖面图。
[0008]图2至图12示出各种半导体元件的剖面图。
[0009]附图标记说明
[0010]100：基底
[0011]101A、101B、101C：绝缘层
[0012]101C1、101C2：材料层
[0013]102：n型深阱区
[0014]104：隔离结构
[0015]105：p型掺杂漂移区
[0016]106：n型掺杂漂移区
[0017]108、110：p阱区
[0018]112：栅极介电层
[0019]112
’
：栅极介电材料层
[0020]114：导体层
[0021]114G：栅极导体层
[0022]114P、114P1、114P2、114P3、114P4：场板
[0023]114
’
：导体材料层
[0024]116：p型本体区
[0025]118：栅极结构
[0026]120：n+漏极区
[0027]122：n+源极区
[0028]124：p+本体接触区
[0029]125、135：介电层
[0030]126、128、130、1281、1282：接触窗
[0031]132、134、134A、134B、142、144：导线
[0032]136、138、140：介层窗
[0033]150：金属硅化物层
[0034]M1：第一层导线层
[0035]M2：第二层导线层
[0036]OP1：开口
具体实施方式
[0037]本公开的实施例提供一种半导体元件。此半导体元件例如高电压晶体管装置。高电压晶体管装置具有场板，且最接近所述栅极结构的场板与所述源极区电性连接可以减少栅极漏极耦合电容(Cgd)，进而降低开关功率损耗，使得元件具有高击穿电压与低导通电阻。
[0038]本文中所提供的技术可将高电压晶体管元件的导通电阻及击穿电压最佳化。高电压晶体管元件可通过标准工艺来制作，例如三阱工艺(triple well process)、双极
‑
互补金属氧化物半导体
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双重扩散金属氧化物半导体(Bipolar
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complementary metal
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oxide
‑
semiconductor(CMOS)
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double
‑
diffused metal
‑
oxide
‑
semiconductor(DMOS)，BCD)工艺、具有三阱工艺或双阱工艺(twin well process)的非外延生长层(non
‑
epitaxially
‑
grown layer，non
‑
EPI)工艺及/或单多晶硅或双多晶硅工艺(single poly or double poly process)。高电压晶体管元件可为低侧开关金属氧化物半导体(MOS)晶体管、高侧开关MOS晶体管、完全隔离式开关MOS晶体管或高电压低表面电场(RESURF)LDMOS晶体管。高电压晶体管可为n沟道金属氧化物半导体(n
‑
channel MOS，NMOS)晶体管、p沟道金属氧化物半导体(p
‑
channel MOS，PMOS)晶体管或互补金属氧化物半导体(CMOS)晶体管。所述技术可应用于任何适合的结构、任何适合的工艺及/或任何适合的操作电压。除高电压元件之外，所述技
术也可用于直流(DC，direct current)应用及/或低电压应用。
[0039]所述技术可应用于任何适合基底中的任何适合晶体管元件。仅出于说明目的，以下说明中的一些实例是有关于作为一种高电压晶体管类型的n沟道横向扩散金属氧化物半导体场效应晶体管(或LDMOS晶体管)。n沟道LDMOS晶体管可位于p型半导体基底中，或作为另一选择，可位于形成于基底上的p型外延层中。以下说明中的一些实例是有关于通过制作工艺来制作单个晶体管，或同时形成多个晶体管。此外，在以下的说明中有关p型可以例如是掺杂有硼或是氟化硼(BF2)掺质；n型以例如是掺杂有磷或是砷掺质。
[0040]图1A至图1G是示出根据本公开实施例的半导体元件的示例性制造流程的剖面图。
[0041]请参照图1A，在基底100中形成隔离结构104。基底100例如是p型半导体基底，例如是p型硅基底。隔离结构10本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件，包括：基底；源极区与漏极区位于所述基底中；栅极结构，位于所述源极区与所述漏极区之间的所述基底上；绝缘层，位于所述栅极结构与所述漏极区之间；多个场板，位于所述绝缘层上，其中最接近所述栅极结构的所述场板与所述源极区电性连接；第一阱区，位于所述基底中；本体接触区，位于所述第一阱区中，其中所述本体接触区与所述源极区以及最接近所述栅极结构的所述场板电性连接；以及第一掺杂漂移区，位于所述基底中，其中所述栅极结构位于所述第一阱区与所述第一掺杂漂移区之间，且所述漏极区位于所述第一掺杂漂移区内。2.根据权利要求1所述的半导体元件，其中所述绝缘层位于所述第一掺杂漂移区的顶面上。3.根据权利要求1所述的半导体元件，其中所述绝缘层自所述第一掺杂漂移区的顶面朝向所述基底的底面延伸。4.根据权利要求1所述的半导体元件，还包括隔离结构，位于所述基底中，其中所述绝缘层的底面的高度与所述隔离结构的底面的高度相同。5.根据权利要求1所述的半导体元件，还包括：本体区，位于所述第一阱区中，其中所述本体接触区与所述源极区位于所述本体区中；第二阱区，位于所述基底中，其中所述第一掺杂漂移区位于所述第一阱区与所述第二阱区之间；第二掺杂漂移区，位于所述第一掺杂漂移区下方的所述基底中；以及深阱区，位于所述第一掺杂漂移区与所述第二掺杂漂移区之间，且与所述第一掺杂漂移区的底面以及所述第一阱区与所述第二阱区的侧壁邻接。6.一种半导体元件的制造...

【专利技术属性】
技术研发人员：杜硕伦，吴锡垣，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：