半导体存储器装置制造方法及图纸

发明专利技术构思涉及一种半导体存储器装置。所述半导体存储器装置包括：基底，包括NMOS区域和PMOS区域；第一栅极图案，设置在基底的NMOS区域上；以及第二栅极图案，设置在基底的PMOS区域上。第一栅极图案包括顺序地堆叠在基底上的第一高k层、扩散减轻图案、N型逸出功图案和第一栅电极，第二栅极图案包括顺序地堆叠在基底上的第二高k层和第二栅电极，扩散减轻图案与第一高k层接触，第一栅电极的堆叠结构与第二栅电极的堆叠结构相同，并且第二栅极图案不包括N型逸出功图案。括N型逸出功图案。括N型逸出功图案。

【技术实现步骤摘要】
半导体存储器装置


[0001]一些示例实施例涉及一种半导体存储器装置。

技术介绍

[0002]半导体存储器装置包括多个晶体管。集成到半导体存储器装置中的晶体管根据需要的性能(诸如，操作电压和/或驱动电流)而以各种结构形成。例如，存在其中NMOS元件和PMOS元件具有不同导电类型的金属栅电极的互补模式(例如，CMOS)元件结构。可选地或附加地，包括在这些元件中的栅极绝缘层的厚度可以根据施加的电压而变化。

技术实现思路

[0003]一些示例实施例提供了一种具有改善的可靠性的半导体存储器装置。
[0004]然而，示例实施例的多个方面不限于在此阐述的一个方面。通过参照以下给出的专利技术构思的详细描述，专利技术构思的以上和其他方面将对于专利技术构思所属的领域的普通技术人员变得更加清楚。
[0005]根据一些示例实施例，提供了一种半导体存储器装置，所述半导体存储器装置包括：基底，包括NMOS区域和PMOS区域；第一栅极图案，位于基底的NMOS区域上；以及第二栅极图案，位于基底的PMOS区域上。第一栅极图案包括顺序地堆叠在基底上的第一高k层、扩散减轻图案、N型逸出功图案和第一栅电极，第二栅极图案包括顺序地堆叠在基底上的第二高k层和第二栅电极，扩散减轻图案与第一高k层接触，第一栅电极的堆叠结构与第二栅电极的堆叠结构相同，并且第二栅极图案不包括N型逸出功图案。
[0006]根据一些示例实施例，提供了一种半导体存储器装置，所述半导体存储器装置包括：基底，包括第一外围区域、第二外围区域、第三外围区域和第四外围区域；第一外围绝缘层、第二外围绝缘层、第三外围绝缘层和第四外围绝缘层外围绝缘层，分别位于基底的第一外围区域、第二外围区域、第三外围区域和第四外围区域上，第一外围绝缘层比第二外围绝缘层厚，第三外围绝缘层比第四外围绝缘层厚；第一外围栅极图案、第二外围栅极图案和第三外围栅极图案，分别位于第一外围绝缘层、第二外围绝缘层和第三外围绝缘层上；沟道层，设置在第四外围区域的基底与第四外围绝缘层之间，沟道层包括硅锗；以及第四外围栅极图案，位于沟道层上。第一外围栅极图案包括顺序地堆叠在基底上的第一外围高k层、第一外围扩散减轻图案、第一外围N型逸出功图案和第一外围栅电极，第二外围栅极图案包括顺序地堆叠在基底上的第二外围高k层、第二外围扩散减轻图案、第二外围N型逸出功图案和第二外围栅电极，第三外围栅极图案包括顺序地堆叠在基底上的第三外围高k层和第三外围栅电极。第四外围栅极图案包括顺序地堆叠在沟道层上的第四外围高k层和第四外围栅电极，第一外围扩散减轻图案与第一外围高k层接触，第二外围扩散减轻图案与第二外围高k层接触，第一外围栅电极、第二外围栅电极、第三外围栅电极和第四外围栅电极具有相同的堆叠结构，并且第三外围栅极图案和第四外围栅极图案不包括第一外围N型逸出功图案和第二外围N型逸出功图案。
[0007]根据一些示例实施例，提供了一种半导体存储器装置，所述半导体存储器装置包括：基底，包括单元阵列区域、第一外围区域和第二外围区域；位线，在单元阵列区域中与基底交叉；缓冲层，置于位线与基底之间；第一外围栅极图案，位于基底的第一外围区域上；以及第二外围栅极图案，位于基底的第二外围区域上。第一外围栅极图案包括顺序地堆叠在基底上的第一高k层、扩散减轻图案、N型逸出功图案和第一栅电极，第二外围栅极图案包括顺序地堆叠在基底上的第二高k层和第二栅电极，扩散减轻图案与第一高k层接触，第一栅电极、第二栅电极和位线具有相同的堆叠结构，并且第二外围栅极图案不包括N型逸出功图案。
附图说明
[0008]通过参照附图详细地描述专利技术构思的一些示例实施例，专利技术构思的以上和其他方面和特征将变得更加清楚。
[0009]图1是根据一些示例实施例的半导体存储器装置的示例剖视图。
[0010]图2是图1的区域P和区域Q的放大图。
[0011]图3至图8是示出根据一些示例实施例的半导体存储器装置的剖视图。
[0012]图9至图16是顺序地示出制造或生产具有图1的剖面的半导体存储器装置的工艺的视图。
[0013]图17是根据一些示例实施例的半导体存储器装置的平面图。
[0014]图18是沿着图17的线A
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A、线B
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B、线C
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C、线D
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D和线E
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E截取的剖视图。
[0015]图19至图34是顺序地示出制造具有图18的剖面的半导体存储器装置的工艺的剖视图。
具体实施方式
[0016]在下文中，为了更详细地描述专利技术构思，将参照根据专利技术构思的一些示例实施例的附图更详细地进行描述。
[0017]图1是根据一些示例实施例的半导体存储器装置的示例剖视图。图2是图1的区域P和区域Q的放大图。
[0018]在根据一些示例实施例的半导体存储器装置的附图中，示出了动态随机存取存储器(DRAM)作为示例，但专利技术构思不限于此。
[0019]参照图1和图2，提供了包括NMOS区域和PMOS区域的基底1。
[0020]基底1可以是或可以包括例如硅单晶基底或绝缘体上硅(SOI)基底，并且可以是掺杂的或未掺杂的。可选地或附加地，基底1可以包括硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓和锑化镓中的一种或更多种，但不限于此。
[0021]第一沟槽2a可以形成在NMOS区域的基底1中。第二沟槽2b可以形成在PMOS区域的基底1中。在NMOS区域与PMOS区域之间的边界处，第三沟槽2c可以形成在基底1中。第一元件隔离层9a可以设置在第一沟槽2a中。第二元件隔离层9b可以设置在第二沟槽2b中。第三元件隔离层9c可以设置在第三沟槽2c中。
[0022]第一元件隔离层9a可以包括覆盖或共形地覆盖第一沟槽2a的内侧壁和底表面的第一衬里3a、填充第一沟槽2a的第一掩埋绝缘层7a以及置于第一衬里3a与第一掩埋绝缘层
7a之间的第二衬里5a。
[0023]第二元件隔离层9b可以包括覆盖或共形地覆盖第二沟槽2b的内侧壁和底表面的第三衬里3b、填充第二沟槽2b的第二掩埋绝缘层7b以及置于第三衬里3b与第二掩埋绝缘层7b之间的第四衬里5b。
[0024]第三元件隔离层9c可以包括覆盖或共形地覆盖第三沟槽2c的内侧壁和底表面的第五衬里3c、填充第三沟槽2c的第三掩埋绝缘层7c以及置于第五衬里3c与第三掩埋绝缘层7c之间的第六衬里5c。
[0025]第一衬里3a、第三衬里3b和第五衬里3c可以包括相同的材料，例如可以由相同的材料制成。例如，第一衬里3a、第三衬里3b和第五衬里3c中的每个可以包括氧化硅。第二衬里5a、第四衬里5b和第六衬里5c可以包括相同的材料，例如可以由相同的材料制成。例如，第二衬里5a、第四衬里5b和第六衬里5c可以均包括氮化硅。第一掩埋绝缘层7a、第二掩埋绝缘层7b和第三掩埋绝缘层7c可以包括相同的材料，例如可以由相同的材料制成。例如，第一掩埋绝缘层7a、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，所述半导体存储器装置包括：基底，包括NMOS区域和PMOS区域；第一栅极图案，位于基底的NMOS区域上；以及第二栅极图案，位于基底的PMOS区域上，其中，第一栅极图案包括顺序地堆叠在基底上的第一高k层、扩散减轻图案、N型逸出功图案和第一栅电极，第二栅极图案包括顺序地堆叠在基底上的第二高k层和第二栅电极，扩散减轻图案与第一高k层接触，第一栅电极的堆叠结构与第二栅电极的堆叠结构相同，并且第二栅极图案不包括N型逸出功图案。2.根据权利要求1所述的半导体存储器装置，其中，第一栅极图案还包括位于N型逸出功图案与第一栅电极之间的第一导电图案，并且第二栅极图案还包括位于第二高k层与第二栅电极之间的第二导电图案。3.根据权利要求2所述的半导体存储器装置，其中，第一导电图案的竖直长度和第二导电图案的竖直长度彼此相等。4.根据权利要求2所述的半导体存储器装置，其中，第一导电图案的竖直长度小于第二导电图案的竖直长度。5.根据权利要求2所述的半导体存储器装置，其中，第二导电图案是单层，并且第二导电图案与第一导电图案的至少一部分共享。6.根据权利要求1所述的半导体存储器装置，其中，第二栅极图案还包括位于第二高k层与第二栅电极之间的P型逸出功图案。7.根据权利要求6所述的半导体存储器装置，其中，第一栅极图案还包括位于N型逸出功图案与第一栅电极之间的P型逸出功图案。8.根据权利要求1所述的半导体存储器装置，其中，第一栅极图案还包括位于N型逸出功图案与扩散减轻图案之间的边界处的边界图案。9.根据权利要求8所述的半导体存储器装置，其中，边界图案包括氮化镧钛和氮氧化镧钛中的至少一种。10.根据权利要求1所述的半导体存储器装置，其中，扩散减轻图案与N型逸出功图案接触，并且扩散减轻图案是包括氮化钛的单层。11.根据权利要求1所述的半导体存储器装置，其中，N型逸出功图案包括镧、氧化镧、镁、氧化镁、钽、氮化钽和铌中的至少一种。12.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：第一栅极覆盖图案，位于第一栅极图案上；以及第二栅极覆盖图案，位于第二栅极图案上，其中，第一栅极覆盖图案的顶表面与第二栅极覆盖图案的顶表面位于同一平面上。13.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还在PMOS区域中包括沟道层，沟道层位于基底与第二高k层之间并且包括硅锗。14.一种半导体存储器装置，所述半导体存储器装置包括：
基底，包括第一外围区域、第二外围区域、第三外围区域和第四外围区域；第一外围绝缘层、第二外围绝缘层、第三外围绝缘层和第四外围绝缘层，分别位于基底的第一外...

【专利技术属性】
技术研发人员：崔雅朗，尹灿植，韩正勳，吉奎炫，金元洪，白头山，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：