一种半导体结构的制备方法技术

本发明专利技术提出了一种半导体结构的制备方法，属于半导体制造技术领域，所述方法至少包括以下步骤：提供一衬底；在所述衬底上形成牺牲氧化层；对所述衬底进行退火处理，促使所述牺牲氧化层中的间隙氧向所述衬底内部扩散，在所述衬底内部形成体微缺陷区；所述体微缺陷区吸附所述衬底近表面区域的杂质，在所述衬底近表面区域形成洁净区；以及在所述洁净区内形成浅沟槽隔离结构。本发明专利技术提供的一种半导体结构的制备方法，能有效改善金属杂质对半导体器件性能的不良影响。的不良影响。的不良影响。

【技术实现步骤摘要】
一种半导体结构的制备方法


[0001]本专利技术涉及半导体制造
，具体为一种半导体结构的制备方法。

技术介绍

[0002]晶圆本身含有微量金属杂质，在半导体器件制作过程中，制程腔体内也会给晶圆带来金属污染物。金属杂质具有硬掩膜效应，在刻蚀沟槽过程中形成阻力，产生缺陷。在浅沟槽隔离（Shallow Trench Isolation，STI）工艺中，在晶圆表面造成金属污染，从而导致晶圆表面的金属污染物对浅沟槽的刻蚀造成阻碍，在浅沟槽中形成硅渣(Siliconresidues)，影响器件的电性性能。

技术实现思路

[0003]本专利技术提出了一种半导体结构的制备方法，能够在衬底内产生大量的体微缺陷，从而减少衬底近表面的金属杂质，提高隔离沟槽的刻蚀效率，同时不会影响半导体器件的电性性能。
[0004]为解决上述技术问题，本专利技术是通过如下的技术方案实现的：本专利技术提出一种半导体结构的制备方法，至少包括：提供一衬底；在所述衬底上形成牺牲氧化层；对所述衬底进行退火处理，促使所述牺牲氧化层中的间隙氧向所述衬底内部扩散，在所述衬底内部形成体微缺陷区；所述体微缺陷区吸附所述衬底近表面区域的杂质，在所述衬底近表面区域形成洁净区；以及在所述洁净区内形成浅沟槽隔离结构。
[0005]在本专利技术一实施例中，所述体微缺陷区内的体微缺陷的浓度为1
×
109‑
1.5
×
109原子/立方厘米。
[0006]在本专利技术一实施例中，在所述退火处理过程中，通入氮气，且所述氮气气流的流量为9.8SLM
‑
10.2SLM。
[0007]在本专利技术一实施例中，形成所述体微缺陷区的步骤还包括：所述氮气气流与表层的所述牺牲氧化层反应，形成保护层。
[0008]在本专利技术一实施例中，所述保护层与所述牺牲氧化层的厚度之比为1：（5~10）。
[0009]在本专利技术一实施例中，所述退火处理的步骤包括：将所述衬底从第一温度以预设升温速率升温至第二温度；以及所述衬底在所述第二温度下进行反应预设时间。
[0010]在本专利技术一实施例中，所述预设升温速率为1℃/min
‑
2.5℃/min。
[0011]在本专利技术一实施例中，所述预设时间为400min
‑
500min。
[0012]在本专利技术一实施例中，所述退火处理的步骤还包括：将所述衬底从第二温度以预
设降温速率降温至第三温度。
[0013]在本专利技术一实施例中，形成所述浅沟槽隔离结构的步骤包括：去除所述保护层和所述牺牲氧化层，暴露所述衬底；在所述衬底上形成垫氧化层；在所述垫氧化层上形成垫氮化层；在所述垫氮化层上形成图案化光阻层；以所述图案化光阻层为掩膜，刻蚀所述垫氮化层、所述垫氧化层和部分所述衬底，形成浅沟槽；以及在所述浅沟槽内沉积隔离介质，形成所述浅沟槽隔离结构，且所述浅沟槽隔离结构位于所述洁净区内。
[0014]本专利技术提出一种半导体结构的制备方法，能够在衬底内产生大量的体微缺陷，从而减少衬底近表面的金属杂质，有效缓解了金属杂质对浅沟槽的蚀刻造成阻碍的现象，从而提高浅沟槽的刻蚀效率。并且能够抑制在浅沟槽隔离结构内形成硅渣，从而大大降低STI工艺后，形成的器件中缺陷的浓度，保证器件的电性性能的稳定。
附图说明
[0015]图1为一实施例中牺牲氧化层的结构示意图。
[0016]图2为一实施例中保护层的结构示意图。
[0017]图3为一实施例中体微缺陷区的结构示意图。
[0018]图4为一实施例中图案化光阻层的结构示意图。
[0019]图5为一实施例中浅沟槽的结构示意图。
[0020]图6为一实施例中内衬氧化层的结构示意图。
[0021]图7为一实施例中隔离介质层的结构示意图。
[0022]图8为一实施例中垫氮化层的结构示意图。
[0023]图9为一实施例中浅沟槽隔离结构的结构示意图。
[0024]图10为改善前的MOS晶体管经STI工艺后的缺陷分布电镜图。
[0025]图11为改善后的MOS晶体管经STI工艺后的缺陷分布电镜图。
[0026]图12为一实施例中MOS晶体管的击穿电压分布图。
[0027]图13为一实施例中MOS晶体管的阈值电压分布图。
[0028]图14为一实施例中MOS晶体管的方块电阻分布图。
[0029]附图说明：110、衬底；111、体微缺陷区；112、洁净区；120、牺牲氧化层；121、保护层；130、垫氧化层；140、垫氮化层；150、图案化光阻层；151、凹部；160、浅沟槽隔离结构；161、浅沟槽；162、内衬氧化层；163、隔离介质层。
具体实施方式
[0030]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离
本专利技术的精神下进行各种修饰或改变。
[0031]需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0032]下面结合若干实施例及附图对本专利技术的技术方案做进一步详细说明，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0033]浅沟槽隔离结构是集成电路中重要的结构，可防止相邻的半导体器件之间的电流泄漏，具有节约面积、隔离效果好的特点，广泛应用在各类深亚微米半导体器件的制程中。本申请提出一种半导体结构的制备方法，能够产生大量体微缺陷，有效降低金属杂质对浅沟槽隔离结构的刻蚀的阻碍，防止在浅沟槽内形成硅渣而影响器件的性能。
[0034]请参阅图1所示，首先提供一衬底110，本专利技术对衬底的种类不以限制，可根据制作不同类型的半导体器件，选择不同种类的衬底。在本专利技术一实施例中，衬底110例如可以选用硅（Si）衬底，以制作MOS晶体管。在另一实施例中，衬底110还可以选择氮化镓（GaN）衬底，以制作发光二极管（Light
‑
emitting Diode，LED）和半导体激光器。在其他实施例中，衬底110也可以选择碳化硅（SiC）衬底，以制作肖特基二极管、绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)等功率器件。在本专利技术的一实施例中，对衬底110进行掺杂，可以减小衬底110的电阻，防止闩锁效应。具体地，可以在衬底110中掺杂硼（B）或镓（Ga），形成P型掺杂衬底，也可以在衬底110中掺杂磷（P）或砷（As）本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括以下步骤：提供一衬底；在所述衬底上形成牺牲氧化层；对所述衬底进行退火处理，促使所述牺牲氧化层中的间隙氧向所述衬底内部扩散，在所述衬底内部形成体微缺陷区；所述体微缺陷区吸附所述衬底近表面区域的杂质，在所述衬底近表面区域形成洁净区；以及在所述洁净区内形成浅沟槽隔离结构。2.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述体微缺陷区内的体微缺陷的浓度为1
×
109‑
1.5
×
109原子/立方厘米。3.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，在所述退火处理过程中，通入氮气，且所述氮气气流的流量为9.8SLM
‑
10.2SLM。4.根据权利要求3所述的一种半导体结构的制备方法，其特征在于，形成所述体微缺陷区的步骤还包括：所述氮气气流与表层的所述牺牲氧化层反应，形成保护层。5.根据权利要求4所述的一种半导体结构的制备方法，其特征在于，所述保护层与所述牺牲氧化层的厚度之比为1：（5~10）。6.根据权利要求1所述的一种半...

【专利技术属性】
技术研发人员：曹聪，邵迎亚，陈文璟，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：