半导体测试结构及半导体结构制造技术

本公开涉及一种半导体测试结构及半导体结构。一种半导体测试结构，包括第一测试结构，第一测试结构包括多个沿第一方向平行间隔排布的第一测试图形结构，各相邻第一测试图形结构之间间隙的深宽比不尽相同。上述半导体测试结构可以实现实时监控芯片工艺制程中薄膜层的台阶覆盖情况，进而及时掌握芯片工艺制程中不同结构的薄膜层的台阶覆盖质量。不同结构的薄膜层的台阶覆盖质量。不同结构的薄膜层的台阶覆盖质量。

【技术实现步骤摘要】
半导体测试结构及半导体结构


[0001]本专利技术涉及半导体
，特别是涉及一种半导体测试结构及半导体结构。

技术介绍

[0002]芯片的制造是一个平面化加工的过程，其基本原理是在晶圆表面生长薄膜层，然后利用光刻和蚀刻工艺形成各种电路图形。
[0003]然而，随着芯片特征尺寸的减小，芯片内的特征高度并没有成比例缩小。因此，在芯片工艺制程中，薄膜层的深宽比变大，导致形成的薄膜层容易出现缺陷或空隙，进而成为限制超大规模集成电路制造的重要因素。
[0004]因此，如何实时监控芯片工艺制程中薄膜层的台阶覆盖情况是亟需解决的问题。

技术实现思路

[0005]基于此，有必要提供一种半导体测试结构及半导体结构，以实时监控芯片工艺制程中薄膜层的台阶覆盖情况，进而提高芯片的良率。
[0006]一方面，本申请实施例提供了一种半导体测试结构，包括第一测试结构，第一测试结构包括多个沿第一方向平行间隔排布的第一测试图形结构，各相邻第一测试图形结构之间间隙的深宽比不尽相同。
[0007]本申请实施例中，半导体测试结构采用如上结构。上述半导体测试结构包括多个沿第一方向平行间隔排布的第一测试图形结构，且各相邻第一测试图形结构之间间隙的深宽比不尽相同。如此，可以利用不同深宽比的第一测试图形结构来模拟和测试芯片工艺制程中不同结构的薄膜层的生长情况，以实现实时监控芯片工艺制程中薄膜层的台阶覆盖情况，进而及时掌握芯片工艺制程中不同结构的薄膜层的台阶覆盖质量。
[0008]可选地，各相邻第一测试图形结构之间间隙的深度均相同，各相邻第一测试图形结构之间间隙的宽度不尽相同。
[0009]本申请实施例中，各相邻第一测试图形结构之间间隙的深度均相同，而宽度不尽相同。如此，可以利用沿第一方向深度相同，而宽度不尽相同的第一测试图形结构来模拟和测试芯片工艺制程中深度相同，而宽度不尽相同的薄膜层的台阶覆盖情况。
[0010]可选地，沿第一方向，各相邻第一测试图形结构之间间隙的宽度依次增大。
[0011]本申请实施例中，各相邻第一测试图形结构之间间隙的宽度沿第一方向依次增大。如此，第一测试图形结构可以全面且精确地模拟和测试芯片工艺制程中沿第一方向深度相同，而宽度不尽相同的薄膜层的台阶覆盖情况。
[0012]可选地，半导体测试结构还包括第二测试结构，第二测试结构包括多个沿第二方向平行间隔排布的第二测试图形结构，各相邻第二测试图形结构之间间隙的深宽比不尽相同。
[0013]本申请实施例中，半导体测试结构还包括多个沿第二方向平行间隔排布的第二测试图形结构，且各相邻第二测试图形结构之间间隙的深宽比不尽相同。如此，可以利用不同
深宽比的第二测试图形结构来模拟和测试芯片工艺制程中不同结构的薄膜层的生长情况，以实现实时监控芯片工艺制程中薄膜层的台阶覆盖情况，进而及时掌握芯片工艺制程中不同结构的薄膜层的台阶覆盖质量。
[0014]可选地，各相邻第二测试图形结构之间间隙的深度均相同，各相邻第二测试图形结构之间间隙的宽度不尽相同。
[0015]本申请实施例中，各相邻第二测试图形结构之间间隙的深度均相同，而宽度不尽相同。如此，可以利用沿第二方向深度相同，而宽度不尽相同的第二测试图形结构来模拟和测试芯片工艺制程中深度相同，而宽度不尽相同的薄膜层的台阶覆盖情况。
[0016]可选地，沿第二方向，各相邻第二测试图形结构之间间隙的宽度依次增大。
[0017]本申请实施例中，各相邻第二测试图形结构之间间隙的宽度沿第二方向依次增大。如此，第二测试图形结构可以全面且精确地模拟和测试芯片工艺制程中沿第二方向深度相同，而宽度不尽相同的薄膜层的台阶覆盖情况。
[0018]可选地，第一测试图形结构包括条形结构，第一测试图形结构沿第二方向延伸；第二测试图形结构包括条形结构，第二测试图形结构沿第一方向延伸。
[0019]本申请实施例中，第一测试图形结构包括条形结构，且沿第二方向延伸；第二测试图形结构包括条形结构，且沿第一方向延伸。如此，半导体测试结构采用了沿不同方向疏密排列的条形结构，使得芯片工艺制程中薄膜层的台阶覆盖情况的测试结果更容易检测，且提高了测试结果的可靠性。
[0020]可选地，第一测试结构的数量和第二测试结构的数量均为两个；两个第一测试结构呈对角分布，两个第二测试结构呈对角分布。
[0021]本申请实施例中，两个第一测试结构呈对角分布，两个第二测试结构呈对角分布，也即，半导体测试结构采用了呈对角分布的沿不同方向疏密排列的条形结构。如此，当后续半导体测试结构中的薄膜层出现缺陷信号时，呈对角分布的沿不同方向疏密排列的条形结构可以使信号判断更为精确，即出现相对应的4倍数的缺陷信号。因此，上述半导体测试结构提高了对芯片工艺制程中薄膜层的台阶覆盖情况的实时监控效率，且提高了测试结果的可靠性。
[0022]可选地，半导体测试结构还包括薄膜层，薄膜层至少覆盖第一测试结构，且至少填满相邻第一测试图形结构之间的间隙。
[0023]另一方面，本申请实施例还提供了一种半导体结构，包括：衬底以及如前述任一方案所述的半导体测试结构。衬底包括器件区域及位于器件区域外围的切割道。半导体测试结构位于切割道内。
[0024]本申请实施例中，半导体结构采用如上结构，半导体结构如前述任一方案所述的半导体测试结构。前述实施例中半导体测试结构所能具有的技术优势，该半导体结构也均具备，此处不再详述。此外，通过对比衬底上不同区域的半导体测试结构，以观察半导体结构中薄膜层的缺陷出现的位置是否相同，进而得知半导体结构中不同区域薄膜层生长的厚度情况。
附图说明
[0025]为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使
用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0026]图1为本申请一实施例中提供的一种半导体测试结构的俯视结构示意图；
[0027]图2为本申请一实施例中提供的一种半导体测试结构的剖面结构示意图；
[0028]图3为本申请一实施例中提供的另一种半导体测试结构的俯视结构示意图；
[0029]图4为本申请一实施例中提供的另一种半导体测试结构的剖面结构示意图；
[0030]图5为本申请一实施例中提供的又一种半导体测试结构的俯视结构示意图；
[0031]图6为本申请一实施例中提供的又一种半导体测试结构的剖面结构示意图；
[0032]图7为本申请一实施例中提供的又一种半导体测试结构的俯视结构示意图；
[0033]图8为本申请一实施例中提供的又一种半导体测试结构的剖面结构示意图；
[0034]图9为本申请一实施例中提供的又一种半导体测试结构的俯视结构示意图；
[0035]图10为本申请一实施例中提供的又一种半导体测试结构的俯视结构示意图；
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【技术保护点】

【技术特征摘要】
1.一种半导体测试结构，其特征在于，包括：第一测试结构，所述第一测试结构包括：多个沿第一方向平行间隔排布的第一测试图形结构，各相邻所述第一测试图形结构之间间隙的深宽比不尽相同。2.根据权利要求1所述的半导体测试结构，其特征在于，各相邻所述第一测试图形结构之间间隙的深度均相同，各相邻所述第一测试图形结构之间间隙的宽度不尽相同。3.根据权利要求2所述的半导体测试结构，其特征在于，沿所述第一方向，各相邻所述第一测试图形结构之间间隙的宽度依次增大。4.根据权利要求1所述的半导体测试结构，其特征在于，所述半导体测试结构还包括第二测试结构，所述第二测试结构包括：多个沿第二方向平行间隔排布的第二测试图形结构，各相邻所述第二测试图形结构之间间隙的深宽比不尽相同。5.根据权利要求4所述的半导体测试结构，其特征在于，各相邻所述第二测试图形结构之间间隙的深度均相同，各相邻所述第二测试图形结构之间间隙的宽度不尽相同。6.根据权利要...

【专利技术属性】
技术研发人员：杨凯，李乐，黄永彬，
申请(专利权)人：上海积塔半导体有限公司，
类型：发明
国别省市：