本发明专利技术是为一种时序调整电路、时序不对称消除方法及接收电路。时序调整电路包含：N个数据同步电路与控制器。N个数据同步电路中的第n个数据同步电路包含：第n个指令感测器与第n个缓冲器。于第n个输入数据流满足单通道预设条件时，第n个指令感测器改变第n个指令感测信号的位准。第n个缓冲器因应第n个指令感测信号的位准改变而存储第n个输入数据流。控制器接收第n个指令感测信号，并于全通道预设条件满足时，改变瞬动信号的位准。其中，第n个缓冲器因应瞬动信号的位准改变而传出第n个时序对称数据流。据流。据流。
【技术实现步骤摘要】
时序调整电路、时序不对称消除方法及接收电路
[0001]本专利技术是有关于一种时序调整电路、时序不对称消除方法及接收电路，且特别是有关于一种解决多个数据通道所传送的数据的时序不对称的情况的时序调整电路、时序不对称消除方法及接收电路。
技术介绍
[0002]快速外设组件互连标准(Peripheral Component Interconnect Express，简称为PCIe)规范为重要的输入输出(input/output，简称为I/O)接口。因此，采用PCIe架构的传送接收系统也相当普及。
[0003]请参见图1，其是PCIe传送接收系统的示意图。传送器(transmitter)11传送读取数据rxDAT至接收器(receiver)13。接收器13包含：物理层接口电路(Physical Layer，简称为PHY)131与介质存取控制电路(Media Access Control，简称为MAC)133。物理层接口电路(PHY)131将以序列方式传送的读取数据rxDAT转换为并列格式的输入数据流inDAT后，再将输入数据inDAT传送至介质存取控制电路(MAC)133。
[0004]PCIe支援多数据通道(multi
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lane)的架构。数据通道的数量N为正整数，且N等于2的幂次方。在理想状况下，采用多数据通道的架构时，各个数据通道Lane_1～Lane_N所传送的输入数据流inDAT(L1)～inDAT(LN)的时序可保持一致。但在实际电路中，采用多数据通道Lane_1～Lane_N的架构时，输入数据流inDAT(L1)～inDAT(LN)可能先后产生，导致数据通道间的时序不一致。此种因采用多个数据通道Lane_1～Lane_N架构，而使输入数据流inDAT(L1)～inDAT(LN)无法保持一致的情况，称为时序不对称(Lane
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to
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lane skew)。
[0005]请参见图2A，其是理想状况下，由物理层接口电路(PHY)产生的输入数据流inDAT(L1)～inDAT(L4)的示意图。在此图式中，纵轴为与数据通道Lane_1～Lane_4分别对应的输入数据流inDAT(L1)～inDAT(L4)，横轴为时间。横轴上的各个时点t1～t9间的间距为传送一个位元组(相当于一个符号(symbol))所需的符号期间(symbol time)Tsym。每个输入数据流inDAT(L1)～inDAT(L4)各自包含多个输入位元组inByte，其中，在同一个数据通道Lane_1～Lane_4中的每四个前后相邻的输入位元组inByte，可定义为一个双字组(double word，简称为DW)。为标示位元组的位元顺序，此处于各个位元组的上方标示最高有效位元(most significant bit，简称为MSB)与最低有效位元(least significant bit，简称为LSB)。
[0006]与数据通道Lane_1对应的输入数据流inDAT(L1)包含：输入位元组inByte1、inByte5、inByte9、inByte13、inByte17、inByte21、inByte25、inByte29等。其中，输入数据流inDAT(L1)的第一个输入位元组inByte1、第二个输入位元组inByte5、第三个输入位元组inByte9、第四个输入位元组inByte13共同组成数据双字组DW11；且，输入数据流inDAT(L1)的第五个输入位元组inByte17、第六个输入位元组inByte21、第七个输入位元组inByte25、第八个输入位元组inByte29共同组成数据双字组DW12。
[0007]与数据通道Lane_2对应的输入数据流inDAT(L2)包含：输入位元组inByte2、
inByte6、inByte10、inByte14、inByte18、inByte22、inByte26、inByte30等。其中，输入数据流inDAT(L2)的第一个输入位元组inByte2、第二个输入位元组inByte6、第三个输入位元组inByte10、第四个输入位元组inByte14共同组成数据双字组DW21；且，输入数据流inDAT(L2)的第五个输入位元组inByte18、第六个输入位元组inByte22、第七个输入位元组inByte26、第八个输入位元组inByte30共同组成数据双字组DW22。
[0008]与数据通道Lane_3对应的输入数据流inDAT(L3)包含：输入位元组inByte3、inByte7、inByte11、inByte15、inByte19、inByte23、inByte27、inByte31等。其中，输入数据流inDAT(L3)的第一个输入位元组inByte3、第二个输入位元组inByte7、第三个输入位元组inByte11、第四个输入位元组inByte15共同组成数据双字组DW31；且，输入数据流inDAT(L3)的第五个输入位元组inByte19、第六个输入位元组inByte23、第七个输入位元组inByte27、第八个输入位元组inByte31共同组成数据双字组DW32。
[0009]与数据通道Lane_4对应的输入数据流inDAT(L4)包含：输入位元组inByte4、inByte8、inByte12、inByte16、inByte20、inByte24、inByte28、inByte32等。其中，输入数据流inDAT(L4)的第一个输入位元组inByte4、第二个输入位元组inByte8、第三个输入位元组inByte12、第四个输入位元组inByte16共同组成数据双字组DW41；且，输入数据流inDAT(L4)的第五个输入位元组inByte20、第六个输入位元组inByte24、第七个输入位元组inByte28、第八个输入位元组inByte32共同组成数据双字组DW42。
[0010]在理想状况下，输入数据流inDAT(L1)～inDAT(L4)的时序可保持一致。例如，如图2A所示，输入数据流inDAT(L1)的数据双字组DW11、输入数据流inDAT(L2)的数据双字组DW21、输入数据流inDAT(L3)的数据双字组DW31，以及，输入数据流inDAT(L4)的数据双字组DW41同时在时点t1～t5期间输出。且，输入数据流inDAT(L1)的数据双字组DW12、输入数据流inDAT(L2)的数据双字组DW22、输入数据流inDAT(L3)的数据双字组DW32，以及，输入数据流inDAT(L4)的数据双字组DW42同时在时点t5～t9期间输出。
[0011]另一方面，若数据通道Lane_1～Lane_4的传输路径存在程度不等的信号延迟时，将使输入数据流inDAT(L1)～inDAT(L4)的时序无法保持一致。实际情况下，输入数据流inDAT(L1)～inDAT(L4)的时序无法保持一致的态样可能不同，图2B所示为一种可能的时序不一致情况。
[0012]请参见图2B，其是实际情况下，由物本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种时序调整电路，包含：N个数据同步电路，其是将时序不一致的N个输入数据流分别转换为时序一致的N个时序对称数据流，其中所述N个数据同步电路中的一第n个数据同步电路是包含：一第n个指令感测器，其是于所述N个输入数据流中的一第n个输入数据流满足一单通道预设条件时，改变一第n个指令感测信号的位准；以及一第n个缓冲器，其是因应一第n个后推信号的位准改变而存储所述第n个输入数据流；以及，一控制器，电连接于所述N个数据同步电路，其是接收所述第n个指令感测信号，并于一全通道预设条件满足时，改变连接至所述第n个缓冲器的一瞬动信号的位准，其中所述第n个缓冲器是因应所述瞬动信号的位准改变而将所存储的所述第n个输入数据流传出，作为所述N个时序对称数据流中的一第n个时序对称数据流，其中n、N为正整数，且n小于或等于N。2.如权利要求1所述的时序调整电路，其中N为2的幂次方。3.如权利要求1所述的时序调整电路，其中所述第n个缓冲器的容量是与所述预设指令的长度相关。4.如权利要求1所述的时序调整电路，其中所述第n个指令感测器是包含：一指令接收电路，其是自所述第n个输入数据流撷取一输入指令；一指令暂存器，其是存储一预设指令；以及一指令比较电路，电连接于所述指令接收电路与所述指令暂存器，其是比较所述预设指令与所述输入指令，其中，当所述预设指令的至少一部分符合所述输入指令的至少一部分时，所述指令比较电路判断所述单通道预设条件成立并改变所述第n个指令感测信号的位准。5.如权利要求1所述的时序调整电路，其中所述预设指令是为一电气闲置跳出指令集，或为一数据流起始指令集。6.如权利要求1所述的时序调整电路，其中所述控制器是因应所述第n个指令感测信号的位准改变而改变所述第n个后推信号的位准。7.如权利要求1所述的时序调整电路，其中所述第n个后推信号即为所述第n个指令感测信号。8.如权利要求1所述的时序调整电路，其中所述全通道预设条件是指，所述控制器于一指令期间内，自所述N个数据同步电路接收N个指令感测信号。9.如权利要求1所述的时序调整电路，其中所述第n个输入数据流中的一第一个输入位元组，与所述N个输入数据流其余的(N
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1)个输入数据流中的至少一者的一第一个输入位元组彼此不同步。10.如权利要求9所述的时序调整电路，其中各所述N个时序对称数据流中的...
【专利技术属性】
技术研发人员：蔡宜哲，
申请(专利权)人：智原科技股份有限公司，
类型：发明
国别省市：
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