半导体存储装置及其制造方法制造方法及图纸

实施方式提供一种抑制字线的数据保持特性的劣化的半导体存储装置及其制造方法。本实施方式的半导体存储装置具备第1绝缘膜和第1导电膜在第1方向上交替地层叠而成的第1层叠体。多个第1柱状体在第1层叠体内在第1方向上延伸，包括第1半导体部及设置于该第1半导体部的外周面上的电荷捕获膜。第1分离部将第1层叠体的上层部在第1方向上贯通，且在与第1方向交叉的第2方向上延伸，包括第2绝缘膜和隔着该第2绝缘膜而配置的第3绝缘膜，将第1层叠体的上层部所包含的第1导电膜在与第1方向及第2方向交叉的第3方向上电分离。交叉的第3方向上电分离。交叉的第3方向上电分离。

【技术实现步骤摘要】
半导体存储装置及其制造方法
[0001]本申请享受以日本专利申请2021
‑
143394号(申请日：2021年9月2 日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的 全部内容。


[0002]本实施方式涉及半导体存储装置及其制造方法。

技术介绍

[0003]NAND型闪速存储器等半导体存储装置有时具有将多个存储单元三维 配置而成的立体型存储单元阵列。在立体型存储单元阵列的上部，为了选 择存储串而设置多个选择栅。在这样的半导体存储装置中，为了将相邻的 选择栅彼此电分离，在立体型存储单元阵列的上方设置有分离部。
[0004]在形成了存储单元阵列的字线后形成分离部的情况下，有时氢等杂质 会经由分离部而向字线浸入。浸入到字线的杂质可能会使字线的数据保持 特性劣化。

技术实现思路

[0005]实施方式提供一种抑制字线的数据保持特性的劣化的半导体存储装置 及其制造方法。
[0006]本实施方式的半导体存储装置具备第1绝缘膜和第1导电膜在第1方 向上交替地层叠而形成的第1层叠体。多个第1柱状体在第1层叠体内在 第1方向上延伸，包括第1半导体部及设置在该第1半导体部的外周面上 的电荷捕获膜。第1分离部将第1层叠体的上层部在第1方向上贯通，且 在与第1方向交叉的第2方向上延伸，包括第2绝缘膜和隔着该第2绝缘 膜配置的第3绝缘膜，将第1层叠体的上层部所包含的第1导电膜在与第 1方向及第2方向交叉的第3方向上电分离。
附图说明
[0007]图1A是图示第1实施方式的半导体存储装置的一例的示意立体图。
[0008]图1B是第1实施方式的第1层叠体的示意俯视图。
[0009]图1C是示出第1实施方式的半导体存储装置的一例的示意俯视图。
[0010]图2A是图示图1C的A
‑
A线的截面的示意剖视图。
[0011]图2B是图2A的区域B的放大剖视图。
[0012]图2C是图示图2B的C
‑
C线的截面的示意剖视图。
[0013]图2D是图2A的区域D的放大剖视图。
[0014]图2E是图示不具有第2绝缘膜的半导体存储装置的一例的示意剖视 图。
[0015]图3A～图12是图示第1实施方式的半导体存储装置的制造方法的示意 剖视图。
[0016]图13是示出第1实施方式的变形例的半导体存储装置的一例的示意剖 视图。
[0017]图14是示出第2实施方式的半导体存储装置的一例的示意剖视图。
[0018]图15A是示意性地示出了数据读出时的第3绝缘膜与第4绝缘膜之间 的带构造的图。
[0019]图15B是示意性地示出了电场衰减时的第3绝缘膜与第4绝缘膜之间 的带构造的图。
[0020]图16是示出第2实施方式的变形例的半导体存储装置的一例的示意剖 视图。
[0021]图17是示出第3实施方式的半导体存储装置的一例的示意剖视图。
[0022]图18是示出第3实施方式的变形例的半导体存储装置的一例的示意剖 视图。
[0023]图19是示出应用了上述实施方式中的任一者的半导体存储装置的结 构例的框图。
[0024]图20是示出存储单元阵列的电路结构的一例的电路图。
[0025]标号说明
[0026]100半导体存储装置；1、1a层叠体；11导电膜；11a块膜；11c 牺牲膜；12绝缘膜；40板状部；50绝缘膜；51阻挡膜；52～53绝 缘膜；60硬掩模；71光致抗蚀剂层；81层间绝缘膜；90接触插塞； 101芯层；102半导体主体(body)；103电荷捕获膜；104盖层(cap layer)；A1开口部；CH接触孔；VY过孔接触部；V1～V3空洞(空 气间隙)；CL1柱状体；SGD漏极侧选择栅；SGS源极侧选择栅；SHE 浅的缝隙(slit)；ST深的缝隙。
具体实施方式
[0027]以下，参照附图来说明本专利技术的实施方式。本实施方式并不限定本发 明。附图是示意性或概念性的，各部分的比率等未必与现实相同。在说明 书和附图中，对于与关于已经出现的附图在前面说明过的要素同样的要素， 标注同一标号，并适当省略详细的说明。
[0028](第1实施方式)
[0029]图1A是例示第1实施方式的半导体存储装置100的示意立体图。图 1B是示出层叠体1的示意俯视图。图1C是示出半导体存储装置100的示 意俯视图。在本说明书中，将层叠体1的层叠方向设为第1方向(Z方向)。 将与第1方向交叉、例如正交的1个方向设为第2方向(X方向)。将与第 1方向及第2方向分别交叉、例如正交的1个方向设为第3方向(Y方向)。 与Z方向交叉的面是X
‑
Y面。图2A是半导体存储装置100的示意剖视图。 图2B及图2C各自是例示三维构造的存储单元的示意剖视图。
[0030]如图1A～图2C所示，第1实施方式的半导体存储装置100是具有三 维构造的存储单元的非易失性存储器。
[0031]半导体存储装置100包括基体部3、层叠体1、深的缝隙ST(板状部40)、浅的缝隙SHE(分离部50、51)及多个柱状体CL1。
[0032]基体部3包括基板30、绝缘膜31、导电膜32及半导体部33。绝缘膜 31设置在基板30之上。导电膜32设置在绝缘膜31之上。半导体部33设 置在导电膜32之上。基板30例如是硅基板。硅(Si)的导电型例如是p 型。在基板30的表面区域例如设置有元件分离区域30i。元件分离区域30i 例如是包含硅氧化物的绝缘区域，在基板30的表面区域区划有源区(ActiveArea)AA。在有源区AA设置晶体管Tr的源极及漏极区域。晶体管Tr 构成非易失性存储器的外围电路(CMOS(Complementary Metal OxideSemiconductor：互补金属氧化物半导体)电路)。绝缘膜31例如包含硅氧 化物(SiO2)，将晶体管Tr绝缘。在绝缘膜31内设置
有布线31a。布线31a 是与晶体管Tr电连接的布线。导电膜32包含导电性金属、例如钨(W)。 半导体部33例如包含硅。硅的导电型例如是n型。半导体部33的一部分 也可以包含不掺杂的硅。
[0033]层叠体1设置于基板30的上方，位于半导体部33的Z方向。层叠体 1是第1层叠体的例子。层叠体1通过沿着Z方向将多个导电膜11及多个 绝缘膜12交替地层叠而构成。导电膜11是第1导电膜的例子，绝缘膜12 是第1绝缘膜的例子。导电膜11包含导电性金属、例如钨或氮化钛(TiN)。 绝缘膜12例如包含硅氧化物。绝缘膜12将导电膜11彼此绝缘。导电膜 11及绝缘膜12各自的层叠数是任意的。绝缘膜12例如也可以是空气间隙。 在层叠体1与半导体部33之间例如设置有绝缘膜1g。绝缘膜1g例如包含 硅氧化物(SiO2)。绝缘膜1g也可以包含相对介电常数比硅氧化物高的高 电介质。高电介质例如可以是铪氧化物等金属氧化物。
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【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：第1层叠体，通过将第1绝缘膜和第1导电膜交替地在第1方向上层叠而形成；多个第1柱状体，该第1柱状体包括在所述第1层叠体内在所述第1方向上延伸的第1半导体部及设置于所述第1半导体部的外周面上的电荷捕获膜；以及第1分离部，将所述第1层叠体的上层部在所述第1方向上贯通，且在与所述第1方向交叉的第2方向上延伸，包括第2绝缘膜和隔着该第2绝缘膜配置的第3绝缘膜，将所述第1层叠体的上层部中包含的所述第1导电膜在与所述第1方向及所述第2方向交叉的第3方向上电分离。2.根据权利要求1所述的半导体存储装置，所述第2绝缘膜覆盖所述第1层叠体的上层部，将所述上层部和所述第3绝缘膜分离。3.根据权利要求1或2所述的半导体存储装置，所述第1分离部将所述层叠体的所述上层部的所述第1导电膜电分离。4.根据权利要求1或2所述的半导体存储装置，在所述第1导电膜与所述第1绝缘膜之间设置有第1保护膜，在所述第1导电膜与第2绝缘膜之间没有设置所述第1保护膜。5.根据权利要求1或2所述的半...

【专利技术属性】
技术研发人员：清水峻，石田贵士，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：