一种芯片时钟系统及其运行方法技术方案

本发明专利技术公开了一种芯片时钟系统及其运行方法，其提供了一种更全面的时钟安全系统，可实时识别HSE时钟、LSE时钟、HSI时钟、LSI时钟和PLL时钟是否出现故障，并在某个时钟存在故障时采用备用高速时钟通过分频方式产生相应的备用时钟进行无缝切换来代替该故障时钟；其只需要一个备用高速时钟就可以产生PLL备用时钟、HSI备用时钟和LSI备用时钟，与原有的HSECSS功能和LSECSS功能共同为芯片提供更加稳定的时钟信号，确保完成芯片功能测试和验证。证。证。

【技术实现步骤摘要】
一种芯片时钟系统及其运行方法


[0001]本专利技术属于芯片
，具体涉及一种芯片时钟系统及其运行方法。

技术介绍

[0002]时钟是芯片的心脏，时钟的稳定可靠是芯片能够稳定运行的基础，尤其目前的数字芯片都是基于寄存器级电路设计（RTL），几乎所有的数字模块的功能信号都是根据时钟一个节拍一个节拍地从寄存器中传输，电路最终功能是否可以实现以及性能是否达到设计需求，很大程度依赖于时钟系统。
[0003]目前的MCU芯片或者大规模的SOC设计中，集成了越来越多的片上外设，比如QSPI/SDIO等存储类接口，UART/I2C等串口传输接口，以及CAN/CAN FD /I2S等控制或语音等个性化的通讯接口，各类的接口通讯速率不尽相同；因此芯片上需要不同的时钟源为芯片提供完整而合理的时钟网络。
[0004]常用MCU/SOC的芯片有以下几种时钟源：（1）LSI时钟（即低速内部时钟），采用RC振荡器，频率为20KHz~60KHz左右，供独立看门狗和自动唤醒单元使用。（2）LSE时钟（即低速外部时钟），采用石英晶体，内接频率为32.768KHz的振荡器，主要是作为RTC的时钟源。（3）HSE时钟（即高速外部时钟），采用石英/陶瓷谐振器，内接频率范围为4MHz~16MHz的振荡器，可以直接作为系统时钟或者PLL输入。（4）HSI时钟（即高速内部时钟），采用RC振荡器，频率为8M/16M/32MHz，可以直接作为系统时钟或者用作PLL输入。（5）PLL时钟（即锁相环倍频时钟），一般有主PLL和专用PLL两个；主PLL由HSE或者HSI提供时钟信号，并具有两个不同的输出时钟，一个用于生成高速的系统时钟，一个用于生成USB OTG FS的时钟、随机数发生器的时钟和SDIO时钟；专用PLL（即PLLI2S）用于生成精确时钟，从而在I2S接口实现高品质音频性能。
[0005]在实际芯片回片测试或者在使用过程中发现很多功能失效都是因为时钟丢失或异常进而给电路带来很大损失。
[0006]如图1所示，现有的芯片时钟系统，包括LSE时钟1、HSE时钟2、LSI时钟3、HSI时钟4、第一选择器5、第二选择器6、第三选择器7、第四选择器8、PLL时钟9和时钟模块寄存器。LSI时钟3的输出端直接输出低速时钟信号lsi_clk；LSE时钟1的输出端接第一选择器5的第一输入端，第一选择器5的第二输入端接LSI时钟3的输出端，第一选择器5的选择端输入低速时钟切换使能信号LSECSSON，第一选择器5的输出端输出低速时钟信号lse_clk；HSI时钟4的输出端直接输出高速时钟信号hsi_clk；HSE时钟2的输出端接第二选择器6的第一输入端，第二选择器6的第二输入端接HSI时钟4的输出端，第二选择器6的选择端输入高速时钟切换使能信号HSECSSON，第二选择器6的输出端接第三选择器7的第一输入端和第四选择器8的第一输入端，并输出高速时钟信号hse_clk，第三选择器7的第二输入端接HSI时钟4的输出端，第三选择器7的选择端输入倍频选择信号pll_src，第三选择器7的输出端接PLL时钟9的输入端，PLL时钟9的输出端接第四选择器8的第二输入端，第四选择器8的第三输入端接HSI时钟4的输出端，第四选择器8的输出端输出系统时钟信号sys_clk。
[0007]上述芯片时钟系统设计了时钟安全系统（CSS），包括LSE时钟上的CSS和HSE上的CSS，即LSECSS和HSECSS的采用，可以应对LSE时钟故障和HSE时钟故障处理，在LSE时钟故障和/或HSE时钟故障时，会分别使低速时钟切换使能信号LSECSSON为高电平和/或使高速时钟切换使能信号HSECSSON为高电平，切换使用LSI时钟和/或HSI时钟。但是这种芯片时钟系统的时钟安全系统的覆盖范围比较有限；若HSI时钟或LSI时钟存在工艺偏差导致的频率校准失败或者由于电压温度等导致频率无法微调至目标值的情况下，这种时钟安全系统将会因为无法解决此类问题，而导致器件功能失效。尤其在MPW阶段（即多项目圆晶阶段）工艺的误差对器件性能的影响尤为明显，对芯片的测试验证造成的影响更加严重。

技术实现思路

[0008]本专利技术的目的是提供一种芯片时钟系统及其运行方法，以提供更加稳定的时钟信号。
[0009]本专利技术所述的芯片时钟系统，包括LSE时钟、HSE时钟、LSI时钟、HSI时钟、第一选择器、第二选择器、第三选择器、第四选择器、PLL时钟和时钟模块寄存器；LSE时钟的输出端接第一选择器的第一输入端，第一选择器的选择端输入低速时钟切换使能信号LSECSSON，第一选择器的输出端输出低速时钟信号lse_clk；HSE时钟的输出端接第二选择器的第一输入端，第二选择器的选择端输入高速时钟切换使能信号HSECSSON，第二选择器的输出端接第三选择器的第一输入端和第四选择器的第一输入端，并输出高速时钟信号hse_clk，第三选择器的选择端输入倍频选择信号，第三选择器的输出端接PLL时钟的输入端，PLL时钟的输出端接第四选择器的第二输入端，第四选择器的输出端输出系统时钟信号sys_clk。
[0010]该芯片时钟系统还包括备用高速时钟、备用时钟寄存器、第五选择器、第六选择器、HSI时钟检测分频器、PLL时钟检测分频器以及与备用高速时钟的输出端连接的计数器、HSI备用时钟分频器、LSI备用时钟分频器；计数器的输出端输出备用时钟准备就绪信号lclk_rdy；LSI时钟的输出端接第五选择器的第一输入端，并输出LSI时钟检测信号lsi_wdg_clk，第五选择器的第二输入端接LSI备用时钟分频器的输出端，第五选择器的选择端输入LSI备用时钟使能信号lsi_bk_on，第五选择器的输出端接第一选择器的第二输入端，并输出低速时钟信号lsi_clk；第六选择器的第一输入端接HSI时钟的输出端，第六选择器的第二输入端接HSI备用时钟分频器的输出端，第六选择器的选择端输入HSI备用时钟使能信号hsi_bk_on，第六选择器的输出端接第二选择器的第二输入端、第三选择器的第二输入端和第四选择器的第三输入端，并输出高速时钟信号hsi_clk，HSI时钟检测分频器的输入端接HSI时钟的输出端，HSI时钟检测分频器的输出端输出HSI时钟检测信号hsi_wdg_clk；PLL时钟检测分频器的输入端接PLL时钟的输出端，PLL时钟检测分频器的输出端输出PLL时钟检测信号pll_wdg_clk；第四选择器的第四输入端接备用高速时钟的输出端，第四选择器的选择端输入PLL备用时钟使能信号pll_bk_on。
[0011]优选的，所述HSI时钟检测分频器包括HSI时钟检测第一级分频器和HSI时钟检测第二级分频器，HSI时钟检测第一级分频器的输入端接HSI时钟的输出端，HSI时钟检测第一级分频器的输出端接HSI时钟检测第二级分频器的输入端，HSI时钟检测第二级分频器的输出端输出HSI时钟检测信号hsi_wdg_clk。
[0012]优选的，所述PLL时钟检测分频器包括PLL时钟检测第一级分频器和PLL时钟检测
第二级分频器，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片时钟系统，包括LSE时钟（1）、HSE时钟（2）、LSI时钟（3）、HSI时钟（4）、第一选择器（5）、第二选择器（6）、第三选择器（7）、第四选择器（8）、PLL时钟（9）和时钟模块寄存器；LSE时钟（1）的输出端接第一选择器（5）的第一输入端，第一选择器（5）的选择端输入低速时钟切换使能信号LSECSSON、输出端输出低速时钟信号lse_clk；HSE时钟（2）的输出端接第二选择器（6）的第一输入端，第二选择器（6）的选择端输入高速时钟切换使能信号HSECSSON，第二选择器（6）的输出端接第三选择器（7）的第一输入端和第四选择器（8）的第一输入端，并输出高速时钟信号hse_clk，第三选择器（7）的选择端输入倍频选择信号pll_src、输出端接PLL时钟（9）的输入端，PLL时钟（9）的输出端接第四选择器（8）的第二输入端，第四选择器（8）的输出端输出系统时钟信号sys_clk；其特征在于：还包括备用高速时钟（10）、备用时钟寄存器、第五选择器（11）、第六选择器（12）、HSI时钟检测分频器、PLL时钟检测分频器以及与备用高速时钟（10）的输出端连接的计数器（13）、HSI备用时钟分频器（14）、LSI备用时钟分频器；计数器（13）的输出端输出备用时钟准备就绪信号lclk_rdy；LSI时钟（3）的输出端接第五选择器（11）的第一输入端，并输出LSI时钟检测信号lsi_wdg_clk，第五选择器（11）的第二输入端接LSI备用时钟分频器的输出端、选择端输入LSI备用时钟使能信号lsi_bk_on，第五选择器（11）的输出端接第一选择器（5）的第二输入端，并输出低速时钟信号lsi_clk；第六选择器（12）的第一输入端接HSI时钟（4）的输出端、第二输入端接HSI备用时钟分频器（14）的输出端、选择端输入HSI备用时钟使能信号hsi_bk_on，第六选择器（12）的输出端接第二选择器（6）的第二输入端、第三选择器（7）的第二输入端和第四选择器（8）的第三输入端，并输出高速时钟信号hsi_clk，HSI时钟检测分频器的输入端接HSI时钟（4）的输出端、输出端输出HSI时钟检测信号hsi_wdg_clk；PLL时钟检测分频器的输入端接PLL时钟（9）的输出端、输出端输出PLL时钟检测信号pll_wdg_clk；第四选择器（8）的第四输入端接备用高速时钟（10）的输出端、选择端输入PLL备用时钟使能信号pll_bk_on。2.根权利要求1所述的芯片时钟系统，其特征在于：所述HSI时钟检测分频器包括HSI时钟检测第一级分频器（15）和HSI时钟检测第二级分频器（16），HSI时钟检测第一级分频器（15）的输入端接HSI时钟（4）的输出端、输出端接HSI时钟检测第二级分频器（16）的输入端，HSI时钟检测第二级分频器（16）的输出端输出HSI时钟检测信号hsi_wdg_clk。3.根权利要求1所述的芯片时钟系统，其特征在于：所述PLL时钟检测分频器包括PLL时钟检测第一级分频器（17）和PLL时钟检测第二级分频器（18），PLL时钟检测第一级分频器（17）的输入端接PLL时钟（9）的输出端、输出端接PLL时钟检测第二级分频器（18）的输入端，PLL时钟检测第二级分频器（18）的输出端输出PLL时钟检测信号pll_wdg_clk。4.根权利要求1所述的芯片时钟系统，其特征在于：所述LSI备用时钟分频器包括LSI备用时钟第一级分频器（19）和LSI备用时钟第二级分频器（20），LSI备用时钟第一级分频器（19）的输入端接备用高速时钟（10）的输出端、输出端接LSI备用时钟第二级分频器（20）的输入端，LSI备用时钟第二级分频器（20）的输出端接第五选择器（11）的第二输入端。5.根据权利要求1至4任一项所述的芯片时钟系统，其特征在于：所述备用高速时钟
（10）包括无源晶振（21）、备用时钟内部振荡器（22）和两个IO pad模块，无源晶振（21）的两端分别通过两个IO pad模块接备...

【专利技术属性】
技术研发人员：白雅杰，丁可，李岭，王华，李静艳，
申请(专利权)人：重庆长安汽车股份有限公司，
类型：发明
国别省市：