本发明专利技术公开了一种数据传输系统、方法、设备以及介质。数据传输系统，包括第一运动控制板以及第二运动控制板；其中，第一运动控制板包括第一可编程逻辑阵列以及第一数字信号处理模块；第一可编程逻辑阵列，用于接收第二运动控制板发送的目标待写入数据包，并在向第一数字信号处理模块发送目标待写入数据包时，向第一数字信号处理模块发送第一GPIO电平信号；第一数字信号处理模块，用于在接收到第一GPIO电平信号后，基于接收的第一GPIO电平信号，进入中断服务例程，对接收到的数据进行读取。本发明专利技术实施例的技术方案降低了SRIO数据传输时间，提升了数据传输效率，并降低了应用场景的局限性。局限性。局限性。
【技术实现步骤摘要】
一种数据传输系统、方法、设备以及介质
[0001]本专利技术涉及通信
，尤其涉及一种数据传输系统、方法、设备以及介质。
技术介绍
[0002]SRIO(Serial Rapid I/O，高速串行接口)作为RapidIO的一个重要分支，是面向嵌入式系统开发提出的高可靠、高性能、基于包交换的新一代高速互联技术，可以实现最低引脚数量，支持复杂的可扩展拓扑，多点传输。十分适合用于芯片间及板间大规模数据的传输。
[0003]如图1所示，经典的SRIO数据传输过程为：(1)MCB(Motion Control Board，运动控制板)
①
的DSP(Digital Signal Processing，数字信号处理)先将目标数据写入MCB
①
的FPGA(Field Programmable Gate Array，可编程逻辑阵列)；(2)MCB
①
的FPGA将目标数据写入MCB
②
的FPGA；(3)MCB
②
的FPGA接收到目标数据后，将目标数据写入MCB
②
DSP端对应的地址；(4)MCB
①
DSP传输DOORBELL(门铃事件)，MCB
①
的FPGA透传DOORBELL；(5)MCB
②
的FPGA接收到DOORBELL后，将DOORBELL传输到MCB
②
DSP端，触发中断。经典的SRIO数据传输过程的时序图参见图2，一次经典的SRIO数据传输，其耗时包括：MCB
①
的DSP配置SRIO传输参数；SRIO模块将MCB
①
的DSP端存储器(如DDR3)内目标数据打包传输到MCB
①
的FPGA；MCB
①
的FPGA接收并通过光纤传输携带目标数据的数据包；MCB
②
的FPGA接收并传输携带目标数据的数据包；MCB
②
DSP的SRIO模块将目标数据保存到MCB
②
的DSP端存储器；MCB
①
的DSP配置SRIO传输参数；SRIO模块将MCB
①
的DSP端DOORBELL型数据包传输到MCB
①
的FPGA；MCB
①
的FPGA接收并通过光纤传输DOORBELL型数据包；MCB
②
的FPGA接收并传输DOORBELL型数据包；MCB
②
DSP的SRIO模块将DOORBELL型数据包发送给MCB
②
的DSP；MCB
②
DSP的DOORBELL中断被触发，读取接收到的目标数据。可见经典的SRIO数据传输中门铃事件为串行传输方式，必然存在数据传输时间长以及效率较低的问题。
[0004]而在基于标志位的方式完成SRIO数据传输时，存在读写灵活性差、需要特定协议约束，以及时效性差的问题，使用DSP
‑
DSP的SRIO进行数据直传时，需要交换板等特定硬件，局限性较强。
技术实现思路
[0005]本专利技术提供了一种数据传输系统、方法、设备以及介质，以解决SRIO数据传输时间长、效率低以及局限性强的问题。
[0006]根据本专利技术的一方面，提供了一种数据传输系统，包括第一运动控制板以及第二运动控制板，第一运动控制板与第二运动控制板通信连接；其中，第一运动控制板包括第一可编程逻辑阵列以及第一数字信号处理模块；
[0007]第一可编程逻辑阵列，用于接收第二运动控制板发送的目标待写入数据包，并在向第一数字信号处理模块发送目标待写入数据包时，向第一数字信号处理模块发送第一GPIO电平信号；
[0008]第一数字信号处理模块，用于在接收到第一GPIO电平信号后，基于接收的第一GPIO电平信号，进入中断服务例程，对接收到的数据进行读取。
[0009]根据本专利技术的另一方面，提供了一种数据传输方法，应用于第一运动控制板，包括：
[0010]通过第一可编程逻辑阵列，接收第二运动控制板发送的目标待写入数据包，并在向第一数字信号处理模块发送目标待写入数据包时，向第一数字信号处理模块发送第一GPIO电平信号；
[0011]通过第一数字信号处理模块，在接收到第一GPIO电平信号后，基于接收的第一GPIO电平信号，进入中断服务例程，对接收到的数据进行读取。
[0012]根据本专利技术的另一方面，提供了一种电子设备，所述电子设备包括：
[0013]至少一个处理器；以及
[0014]与所述至少一个处理器通信连接的存储器；其中，
[0015]所述存储器存储有可被所述至少一个处理器执行的计算机程序，所述计算机程序被所述至少一个处理器执行，以使所述至少一个处理器能够执行本专利技术任一实施例所述的数据传输方法。
[0016]根据本专利技术的另一方面，提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，所述计算机指令用于使处理器执行时实现本专利技术任一实施例所述的数据传输方法。
[0017]本专利技术实施例的技术方案，通过第一运动控制板以及第二运动控制板构成数据传输系统，从而基于第一运动控制板的第一可编程逻辑阵列，接收第二运动控制板发送的目标待写入数据包，并在向第一数字信号处理模块发送目标待写入数据包时，向第一数字信号处理模块发送第一GPIO电平信号，进而在通过第一数字信号处理模块接收到第一GPIO电平信号后，基于接收的第一GPIO电平信号，进入中断服务例程，对接收到的数据进行读取。由于运动控制板内通过SRIO接口进行数据传输以及事件通知，在本方案中通过第一GPIO电平信号替代门铃事件，实现了数据传输与通知的同步，即目标待写入数据包的数据传输与通知第一数字信号处理模块进行数据读取的同步，并且GPIO电平信号进行事件通知效率高于门铃事件，可有效提升数据传输速率，而且本方案对协议以及硬件没有特定约束，解决了现有SRIO数据传输时间长、效率低以及局限性强的问题，降低了SRIO数据传输时间，提升了数据传输效率，并降低了应用场景的局限性。
[0018]应当理解，本部分所描述的内容并非旨在标识本专利技术的实施例的关键或重要特征，也不用于限制本专利技术的范围。本专利技术的其它特征将通过以下的说明书而变得容易理解。
附图说明
[0019]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0020]图1是本专利技术
技术介绍
中提供的一种经典SRIO数据传输过程的流程图；
[0021]图2是本专利技术
技术介绍
中提供的一种经典SRIO数据传输时序示意图；
[0022]图3是本专利技术实施例一提供的一种数据传输系统的示意图；
[0023]图4是本专利技术实施例一本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种数据传输系统，其特征在于，包括第一运动控制板以及第二运动控制板，所述第一运动控制板与所述第二运动控制板通信连接；其中，所述第一运动控制板包括第一可编程逻辑阵列以及第一数字信号处理模块；所述第一可编程逻辑阵列，用于接收所述第二运动控制板发送的目标待写入数据包，并在向所述第一数字信号处理模块发送所述目标待写入数据包时，向所述第一数字信号处理模块发送通用输出第一GPIO电平信号；所述第一数字信号处理模块，用于在接收到所述第一GPIO电平信号后，基于接收的所述第一GPIO电平信号，进入中断服务例程，对接收到的数据进行读取。2.根据权利要求1所述的系统，其特征在于，所述第二运动控制板包括第二数字信号处理模块以及第二可编程逻辑阵列，其中，所述第二数字信号处理模块，用于通过第二SRIO模块按照流写操作事务，将目标待写入数据包写入至所述第二可编程逻辑阵列；所述第二可编程逻辑阵列，用于将所述目标待写入数据包转发至所述第一运动控制板的第一可编程逻辑阵列。3.根据权利要求1所述的系统，其特征在于，所述第一数字信号处理模块，还用于通过第一SRIO模块，按照流写操作事务将所述目标待写入数据包写入目标存储器。4.根据权利要求1所述的系统，其特征在于，所述第一数字信号处理模块，还用于在接收到所述第一GPIO电平信号时，激活数据监控线程；基于所述数据监控线程刷新数据存储地址，得到当前数据存储地址，并获取历史数据存储地址；根据所述当前数据存储地址以及所述历史数据存储地址，生成第一反馈数据或第二反馈数据。5.根据权利要求4所述的系统，其特征在于，所述第一数字信号处理模块，还用于在生成所述第一反馈数据时，向所述第一可编程逻辑阵列发送第二GPIO电平信号，并挂起所述数据监控线程。6....
【专利技术属性】
技术研发人员：赵凌兴，王伟，
申请(专利权)人：合肥御微半导体技术有限公司，
类型：发明
国别省市：
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