高速集成电路测试加载板校准装置的损耗去嵌方法及系统制造方法及图纸

本发明专利技术提供了高速集成电路测试加载板校准装置的损耗去嵌方法及系统，属于微电子测试与计量技术领域，损耗去嵌系统包括：辅助验证板和数据处理模块；辅助验证板上下表面预留两种接口，一面为与所述信号输入装置适配的接口，一面为与所述微波探针适配的焊盘接口，辅助验证板形成除被较加载板的测量回路，数据处理模块用于对辅助验证板接入高速集成电路测试加载板校准装置前后第一校准仪表和第二校准仪表的信号进行对比，计算高速集成电路测试加载板校准过程中时域参数的去嵌。本发明专利技术可以准确计算集成电路接口适配器引入的损耗量。准确计算集成电路接口适配器引入的损耗量。准确计算集成电路接口适配器引入的损耗量。

【技术实现步骤摘要】
高速集成电路测试加载板校准装置的损耗去嵌方法及系统


[0001]本专利技术属于微电子测试与计量
，更具体地，涉及一种高速集成电路测试加载板校准装置的损耗去嵌方法及系统。

技术介绍

[0002]对于高速集成电路测试加载板需要使用专用的标准夹具才能实现校准，这是因为被校准的加载板的接口通常是非SMA或BNC等通用接口，而测试仪器如示波器(OSC)、矢网分析仪(VNA)等仪器的接口通常都是SMA或BNC等标准类型的，因此被校准加载板和校准仪器之间的连接需要辅助夹具，对于高速信号，校准夹具的使用一定会给被测件的校准结果带来影响，需要消除或尽量减小标准夹具对校准结果的影响。

技术实现思路

[0003]针对现有技术的缺陷，本专利技术的目的在于提供一种高速集成电路测试加载板校准装置的损耗去嵌方法及系统，旨在解决现有的对高速集成电路测试加载板采用的标准夹具将给被测件的校准结果带来一定的损耗，导致对加载板校准精度较差的问题。
[0004]为实现上述目的，一方面，本专利技术提供了一种高速集成电路测试加载板校准装置的损耗去嵌系统，包括：辅助验证板和数据处理模块；
[0005]其中，高速集成电路测试加载板校准装置包括第一校准仪表、信号输入装置、集成电路接口适配器、微波探针、射频线缆和第二校准仪表；集成电路接口适配器、微波探针、射频线缆和第二校准仪表顺次连接；第一校准仪表的输出端与信号输入装置相连；信号输入装置的输出端与加载板相连；集成电路接口适配器的输入端与加载板相连；
[0006]信号输入装置用于将高速数字信号或快沿信号传递至加载板上；集成电路适配器用于探测加载板上各焊盘上的输出信号；微波探针用于移动至目标焊盘位置处，将目标焊盘上对应的输出信号通过射频线缆传输至第二校准仪表上；
[0007]辅助验证板上下表面预留两种接口，一面为与信号输入装置适配的接口，一面为与微波探针适配的焊盘接口；数据处理模块与第一校准仪表和第二校准仪表相连；
[0008]第一校准仪表用于提供高速数字信号或者快沿信号；第二校准仪表用于获取加载板上的输出信号；辅助验证板用于形成除被较加载板的测量回路，数据处理模块用于对辅助验证板接入高速集成电路测试加载板校准装置前后第一校准仪表和第二校准仪表的信号进行对比，计算高速集成电路测试加载板校准过程中时域参数的去嵌。
[0009]进一步优选地，辅助验证板为PCB板。
[0010]进一步优选地，集成电路接口适配器包括正面探针位阵列和背面探针位阵列；正面探针位阵列和背面探针位阵列分别固定至加载板的两侧；正面探针位阵列和背面探针位阵列的形状为扇形。
[0011]进一步优选地，微波探针为GSG
‑
DX微波探针，带宽为50G。
[0012]进一步优选地，第一校准仪表为高速采样示波器TDR模块；第二校准仪表为示波
器。
[0013]进一步优选地，射频线缆为带宽18G的SMA
‑
SMA线缆。
[0014]另一方面，本专利技术提供了一种高速集成电路测试加载板校准装置的损耗去嵌方法，包括以下步骤：
[0015]将辅助验证板接入信号输入装置与微波探针之间，采用第一校准仪表输入高速数字信号，采用第二校准仪表采集加载板输出波形形成的眼图；
[0016]根据眼图高度与高速数字信号幅度之差计算眼高的补偿值；
[0017]根据眼图宽度与高速数字信号脉宽之差计算眼宽的补偿值；
[0018]将眼高的补偿值和眼宽的补偿值，结合眼图上升时间，计算校准加载板在最高传输速率下的眼图面积。
[0019]另一方面，本专利技术提供了一种高速集成电路测试加载板校准装置的损耗去嵌方法，包括以下步骤：
[0020]在辅助验证板接入信号输入装置与微波探针之间前后，分别采用第一校准仪表输入高速数字信号，采用第二校准仪表采集输出波形幅值；
[0021]结合在辅助验证板接入信号输入装置与微波探针之间前后第一校准仪表所发送信号的峰峰值与第二校准仪表采集输出波形的峰峰值，计算幅值的补偿值与补偿后的加载板幅值衰减值。
[0022]另一方面，本专利技术提供了一种高速集成电路测试加载板校准装置的损耗去嵌方法，包括以下步骤：
[0023]将辅助验证板接入信号输入装置与微波探针之间，采用第一校准仪表发送快沿信号，采用第二校准仪表采集输出波形并测量输出信号的上升时间；
[0024]结合微波探针的上升时间与射频线缆的上升时间，计算高速集成电路测试加载板校准装置中除微波探针和射频线缆外其他器件的上升时间的补偿值；
[0025]同时结合辅助验证板未接入信号输入装置与微波探针之间时第二校准仪表采集输出信号的上升时间，计算补偿后的加载板的上升时间。
[0026]总体而言，通过本专利技术所构思的以上技术方案与现有技术相比，具有以下
[0027]有益效果：
[0028]本专利技术提供了一种高速集成电路测试加载板校准装置的损耗去嵌系统及方法，设计了辅助验证板来完成信号输入装置与微波探针之间的理想对接，目前，针对时域参数主要使用的是基于夹具的去嵌方法，即将夹具带入的损耗量带入校准结果中，针对各型高速集成电路测试加载板校准过程的差异性和不确定性，现有的方法无法对测量回路中的引脚插座、无源组件、传输线等组件的损耗量一一评估，本专利技术采用辅助验证板形成除被较加载板的测量回路，数据处理模块只需对辅助验证板接入高速集成电路测试加载板校准装置前后第一校准仪表和第二校准仪表的信号进行对比，即可计算高速集成电路测试加载板校准过程中时域参数的去嵌；计算简单且可以准确计算集成电路接口适配器引入的损耗量，对高速集成电路测试加载板校准装置在集成电路测试系统中的应用和推广有一定的参考价值，确保高速集成电路测试过程准确可靠。
附图说明
[0029]图1是本专利技术实施例提供的高速集成电路测试加载板校准装置损耗去嵌系统示意图；
[0030]图2是本专利技术实施例提供的高速集成电路测试加载板校准装置损耗去嵌方法中的辅助验证板布线图；
[0031]标记说明：
[0032]1‑
加载板校准装置；10
‑
第一校准仪表；11
‑
信号输入装置；12
‑
集成电路接口适配器；13
‑
微波探针；14
‑
射频线缆；15
‑
第二校准仪表；16
‑
辅助验证板；17
‑
数据处理模块。
具体实施方式
[0033]为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。
[0034]本专利技术的基本原理是在进行加载板校准时，由于加载板校准装置中包含有集成电路接口适配器，集成电路接口适配器自身会引入一些损耗误差，使得对加载板校准的效果欠佳，所以采用在信号输入装置与微波探针之间本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速集成电路测试加载板校准装置的损耗去嵌系统，其特征在于，包括：辅助验证板(16)和数据处理模块(17)；其中，高速集成电路测试加载板校准装置包括第一校准仪表(10)、信号输入装置(11)、集成电路接口适配器(12)、微波探针(13)、射频线缆(14)和第二校准仪表(15)；所述集成电路接口适配器(12)、微波探针(13)、射频线缆(14)和第二校准仪表(15)顺次连接；所述第一校准仪表(10)的输出端与所述信号输入装置(11)相连；所述信号输入装置(11)的输出端与加载板相连；所述集成电路接口适配器(12)的输入端与加载板相连；所述辅助验证板(16)上下表面预留两种接口，一面为与所述信号输入装置(11)适配的接口，一面为与所述微波探针(13)适配的焊盘接口，数据处理模块与第一校准仪表(10)和第二校准仪表(15)相连；所述第一校准仪表(10)用于提供高速数字信号或者快沿信号；所述第二校准仪表(15)用于获取加载板上的输出信号；所述辅助验证板(16)用于形成除被较加载板的测量回路，数据处理模块(17)用于对辅助验证板(16)接入高速集成电路测试加载板校准装置前后第一校准仪表(10)和第二校准仪表(15)的信号进行对比，计算高速集成电路测试加载板校准过程中时域参数的去嵌。2.根据权利要求1所述的损耗去嵌系统，其特征在于，所述集成电路接口适配器(12)包括正面探针位阵列和背面探针位阵列；所述正面探针位阵列和背面探针位阵列分别固定至加载板的两侧；所述正面探针位阵列和背面探针位阵列的形状为扇形。3.根据权利要求3所述的损耗去嵌系统，其特征在于，所述微波探针(13)为GSG
‑
DX微波探针，带宽为50G；所述第一校准仪表为高速采样示波器TDR模块；所述第二校准仪表为示波器；所述射频线缆...

【专利技术属性】
技术研发人员：孙崇钧，刘倩，
申请(专利权)人：中国船舶集团有限公司第七〇九研究所，
类型：发明
国别省市：