大容量无阻塞高速数字交换网络制造技术

本发明专利技术涉及一种大容量程控数字交换机的新型高速同步交换网络。它的核心部分是采用了以２套并行独立的地址、数据和控制总线为特征的双端口存储器件作为话音存储器和控制存储器，并特设有带有地址冲突预判仲裁逻辑功能的计算机接口电路的基本交换单元，其容量可从２０４８×２０４８ＴＳｓ到１６３８４×１６３８４ＴＳｓ；与同等容量的Ｔ－Ｓ－Ｔ型交换网路相比，体积缩小６倍以上，成本下降５倍左右，特别适用于大容量高速数据程控交换机。（*该技术在2013年保护过期，可自由使用*）

【技术实现步骤摘要】

【技术保护点】
本专利技术涉及一种大容量程控数字交换机的新型同步数字交换网络，所述的交换网络由多路复用模块ＭＵＸ１０、基本交换单元ＳＥ１１、多路分路模块ＤＭＸ１２及计算机控制与测试环路１３所组成，其特征在于：所述的在多路复用模块ＭＵＸ１０和多路分路模块ＤＭＸ１２之间的基本交换单元ＳＥ１１是一个可扩展的模块，它是由单个的用于话音交换的话音存储器ＳＭ２０、用于传送ＣＰＵ控制信息的控制存储器ＣＭ２１、为防止ＣＭ２１发生地址冲突而特设的计算机接口电路２２和用于产生ＳＭ２０读／写Ｒ／Ｗ信号、脉冲计数地址信号和时钟脉冲信号的地址控制逻辑电路２３四部分所构成，其中，输入高速数据总线ＨＷＬ２４接至话音存储器ＳＭ２０的ＤＢＬ端，ＳＭ２０的ＤＢＲ端接输出高速数据总线ＨＷＲ２５，地址控制逻辑电路２３产生脉冲计数地址信号Ａ０～Ａ１０分别送至ＳＭ２０及ＣＭ２１的ＡＢＬ端和计算机接口电路２２的输入端，产生Ｒ／Ｗ信号送至ＳＭ２０的Ｒ／ＷＬ端，同时产生频率为１６. ３８４ＭＨｚ、相位相反的时钟脉冲ＣＰ１６Ｍ和ＣＰ１６Ｍ，ＣＭ２１的ＤＢＲ端接来自中央处理机ＣＰＵ的控制数据总线２８，ＤＢＬ端与ＳＭ２０的ＡＢＲ端相连，来自ＣＰＵ的控制信号ＣＲ／Ｗ和ＣＳ以及ＣＰＵ地址信号通过计算机接口电路２２分别送至ＣＭ２１的Ｒ／ＷＲ、ＣＥＲ和ＡＢＲ端，ＳＭ２０的ＣＥＬ、ＯＥＬ、ＣＥＲ、ＯＥＲ和ＣＭ２１的ＯＥＬ、ＣＥＬ、ＯＥＲ端接地，ＳＭ２０的Ｒ／ＷＲ和ＣＭ２１的Ｒ／ＷＬ端接＋５Ｖ电压，计算机接口电路２２送出等待信号ＡＷＡＩＴ至ＣＰＵ。...

【技术特征摘要】

【专利技术属性】
技术研发人员：康继昌，刘斌，
申请(专利权)人：西北工业大学，潍坊华光电子信息产业集团公司，
类型：发明
国别省市：87[中国|西安]